资源列表
fdiv
- 基于quartusII实现1 HZ分频，vhdl语言描述，可实现对1hz的34556分频-Based quartusII achieve 1 HZ divider, vhdl language descr iption can be realized on the 34556 1hz divide
NIOSII-MP3
- NIOSII,关于MP3的源代码,用SOPC+NIOSII平台开发的,可以运行,代码详细.大家放心使用.-FPGA NIOSII MP3
sdr_sdram_controller
- 使用verilog和VHDL实现 sdram_controller，代码清晰，测试过可以使用。-sdram_controller verilog vhdl
advanced_boot_copier
- ALTERA的FPGA多映像启动代码，可以解决FPGA多核烧写及启动问题，注释很详细。-The multi-image ALTERA FPGA startup code, multicore programming and FPGA can solve the problem started, very detailed notes.
UART
- 串口收发程序,-Serial transceiver
a2_1
- 2选一选择器，可以选择通过还是不通过，从两个中间选一个。-2 Select a selector, you can choose or not to pass through from the two intermediate choose one.
AD9850-dds
- AD9850 DDS 驱动程序 下载值单片机即可使用-AD9850 DDS chip driver download value can be used
shumaguan
- 基于FPGA，使用verilog语言模块设计实现数码管计数-Based on FPGA, using verilog language module design and implementation of digital tube count
elevator_v2
- 用verilog语言描述的模拟单电梯的运行过程。方向优先原则。(1)每层电梯入口处设有上下请求按钮（一楼只有上请求，6楼只有下请求），电梯内设有顾客到达层次的停站请求开关。 (2)电梯入口处设有电梯当前所处楼层指示装置及电梯运行模式(上升或下降)指示装置。 (3)电梯每2秒升(降)一层楼。 (4)电梯到达有停站请求的楼层，经过1秒电梯门打开，开门指示灯亮，开门3秒后，电梯进入关门中状态，提示乘客可以按下延迟关门按键，此时指示灯闪烁，2秒后电梯门关闭，电梯继续进行，直至执行完最后一个
num_clock
- 基于DE0实验板开发的verilog数字钟程序。实现了12/24小时制切换；闹钟；整点报时等功能。-Based on experimental board development DE0 verilog digital clock procedures. To achieve a 12/24 hour switch alarm clock whole point timekeeping function.
eatfish
- vhdl语言，可以实现大鱼吃小鱼功能的时钟仿真仿真，经过测试可用-vhdl language, can achieve ones devour function clock simulation simulation, tested available
i2c_latest.tar
- This module provides a bridge between an I2S serial device (audio ADC, S/PDIF Decoded data) and a parallel device (microcontroller, IP block).