资源列表
ps2_FSM
- This program is used to describe the mouse function on the FPGA board and it is very useful for the beginner on the FPGA board.
VHDL-based-music-player-design
- 为本人2012年下学期的EDA大作业，含 设计文档 和 源代码。所设计的系统在网上很难找到（当时我就没找到，特别是源码），二本系统又具有一定的实用性，只要在ROM中存储不同的歌曲编码，即可播放不同的乐曲。 文章详细介绍了“具有自动乐曲演奏功能的电子琴”的FPGA设计原理与方法，使用了ROM存储音符和节拍，矩阵键盘控制整个系统。 源码注释清楚，容易理解。 欢迎访问我的博客：http://blog.csdn.net/enjoyyl-For the I semester of 20
sdram
- 本程序在Quartus ii 环境中开发设计了SDRAM的控制模块，功能齐全正确，能正确对SDRAM进行读写-This procedure in Quartus ii environment development and design of SDRAM control module, complete functions correctly, the SDRAM read and write correctly
verilog_lcd
- 在Quartus ii 环境中实现了LCD模块的控制功能，程序由verilog hdl 语言描述，经测试，该模块功能与预期一致。-In Quartus ii environment to achieve the control functions of the LCD module, the program described by the verilog hdl language, tested, this module functions in line with expectations.
verilog_ps2
- 在Quartus ii 环境中实现了PS2模块的控制功能，程序由verilog hdl 语言描述，经测试，该模块功能与预期一致。-In Quartus ii environment to achieve the PS2 module control functions, procedures described by the verilog hdl language, tested, this module functions in line with expectations.
verilog_vga
- 在quartus ii开发环境中实现了vga模块的控制功能，经测试，该模块能产生正确地时序，功能与预期功能一致。-In quartus ii development environment to achieve the vga module control functions have been tested, the module can generate correct timing, functionality consistent with the intended function.
10_uart
- 在quartus ii开发环境中实现了uart串口通信模块的控制功能，经测试，该模块能产生正确地时序，功能与预期功能一致。-In quartus ii development environment to achieve the uart serial communication module control functions have been tested, the module can generate correct timing, functionality consistent w
fifo
- 同步fifo，使用ISE13.4 V5器件 速度550MHz-Synchronous fifo, use ISE13.4 V5 device speed 550MHz
usbfifo
- 一种USBfifo的传输方式。控制数据向USB端点中传输数据，-A transfor way for USB，control the data to endpoint.
DoubleRoad
- 用VHDL编写的FPGA程序，运行在ISE中，仿真通过，设计一种CCD的采集方案-The FPGA program written in VHDL, run in the ISE, simulation, design a kind of CCD acquisition scheme
ADC
- VHDL编写的同步时序逻辑程序，实现AD的数据采集，已经 通过仿真。
vhdldelay
- 用VHDL编写的一个软件延迟，比较好用，可以自己设定延迟时间。-Use VHDL to write a software delay, use, can set the delay time.