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  1. 16qam

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  2. vhdl实现16qam,有规范接口,解释清楚-implemention of 16 qam, have atlantic interfaces
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-26
    • 文件大小:10.79kb
    • 提供者:旋舞
  1. VGA

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  2. 彩条信号发生器,用于产生和输出彩条信号。FPGA用。-Color bar signal generator for generating and outputting color bar signal. FPGA use.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-25
    • 文件大小:286.83kb
    • 提供者:jinlu
  1. code-pour-decim-poly

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  2. this code is for a decimation filter with polyphase structure , so the original filter is decomposed by 5 filters which is the decimation factor in that case and each of them is selected each Fs/5
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-17
    • 文件大小:22.81kb
    • 提供者:lassana
  1. multiply_8_VHDL

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  2. 由8 位加法器构成的以时序方式设计的8 位乘法器,采用逐项移位相加的方 法来实现相乘的VHDL程序代码。包含几个小模块和一个顶层设计文件,运行可用。-an 8 bit multiplier combined with 8 bit adder using a design by way of timing,and it use a way of Itemized shift to implement the multiply.It include some little module and
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-14
    • 文件大小:2.53kb
    • 提供者:
  1. 60_binary_counter_vhdl_quartus2

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  2. 一个60进制的计数器的VHDL源代码,测试可行。-a VHDL code of 60 binary counter and it test feasible.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-02
    • 文件大小:902.85kb
    • 提供者:
  1. motor2

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  2. Verilog编程实现步进电机的单双八拍的四路脉冲信号。采用28BYJ-48步进电机(驱动ULN2003)验证可以实现其正反转。-Single and double eight four-shot pulse signal Verilog Programming stepper motor. Using 28BYJ-48 stepper motor (driver ULN2003) verification can achieve its inversion.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-16
    • 文件大小:330.54kb
    • 提供者:孙伟
  1. shiyan2

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  2. FPGA换流的实验程序,因为没有信号发生器,无法给出4路PWM信号,就自己产生了开关状态信号,给换流用的-In other experimental procedures FPGA flow, because there is no signal generator, can not give four PWM signal generated on their own switch state signal converter used to
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-02
    • 文件大小:896.13kb
    • 提供者:hufengge
  1. coinwasher2

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  2. 自动投币洗衣机的控制器设计,包含按键消抖,控制器模块,数码管显示,对电机的控制信号输出。投两颗币将实现洗半桶,投三颗币实现洗一桶-Automatic coin washing machine controller design, including key debounce, controller module, digital display, the motor control signal output. Throw two coins will achieve half a bucket
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-07
    • 文件大小:1.14mb
    • 提供者:shen
  1. codeacq

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  2. 实现扩频通信系统中的码同步。应用vhdl语言,可以运行-Spread spectrum communication system code synchronization. Application vhdl language, you can run
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-07
    • 文件大小:1.4mb
    • 提供者:黄培哲
  1. CRC

    0下载:
  2. CRC源程序代码,基于FPGA开发环境的源代码。-CRC source code, FPGA-based development environment source code.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-24
    • 文件大小:9.34kb
    • 提供者:tiercel
  1. final-2

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  2. 数字信号系统设计,使用VHDL进行模拟信用卡的使用,存钱,取钱-Digital signal system design, simulation using VHDL use of credit cards, to save money. . .
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-06
    • 文件大小:1.05mb
    • 提供者:李媛媛
  1. hospital

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  2. 数字系统设计,模拟医院场景,使用VHDL语言完成医院的相应功能-Digital system design, simulation hospital scenes, using VHDL language to complete the hospital' s corresponding function
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-18
    • 文件大小:4.64mb
    • 提供者:李媛媛
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