资源列表
CPU
- quartus7.2下以VHDL编程，分为多个模块，在链接原理图中编译。-quartus7.2 next to VHDL programming is divided into multiple modules, compile the schematic in the link.
shumaguan
- 四个数码管静态显示，且让数码管循环显示0到F-Four digital tube static display and digital control loop 0 to F
s
- 这个是黑金FPGA开发板的部分NIOS源代码集合！有用的随便下！-dahkd dfasfhasfdashfosf df askfksfasf I don t have!
Div3
- 一个除3器的Verilog源码，用于视频解码器的熵解码部分。纯组合逻辑，大小和加法器差不多。-In addition to device a Verilog source code 3, the video decoder for entropy decoding part. Pure combinational logic, about the size and adder.
FIR_Direkt_ak
- VHDL代码的直接型FIR滤波器22阶。Fa=48 kHz, Fc=10kHz 可以在ModelSim下仿真， FPGA实现。 -VHDL code of the direct-type 22-order FIR filter. Fa = 48 kHz, Fc = 10kHz can be under the ModelSim simulation, FPGA realization.
zy
- 这是一个vhdl的例子 ，可以实现密码锁-This is a VHDL example, you can achieve it locks work
vga
- vga显示时序控制，vhdl产生所必需的时序-vga display timing
48taps_fir
- 成形滤波可以在调制后对调制波以带通滤波方式完成，也可以在调制前对基带以低通滤波方式完成，两者的效果是相同的。在现代全数字调制解调器中，成形滤波器大都采用数字滤波器来实现。由于对基带信号进行数字滤波更为方便，因此成形滤波普遍采用基带数字滤波方案。-Shaping filter can be modulated by the modulation wave band-pass filtering is accomplished, it can before the modulation baseba
MIPS32Barrelshifter
- VHDL MIPS 32位桶形移位器的设计-VHDL MIPS 32-bit barrel shifter design
xapp514_aes3-audio
- DVB数字音频接口(AESEBU)encoder源码,包括VHDL和VERILOG,基于XILINX FPGA,已验证.-AES-EBU interface,VHDL,VERILOG
Viraktamath_Agrawal
- matlab code for OFDM signal transmitted over an acoustic channel
function_automatic
- Verilog使用automatic function的範例-Verilog example of the use of the automatic function