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jiaotongled
- 该源码用vhdl语言制作了一个简单的交通灯，方便大家学习-The source vhdl language produced by a simple traffic light, facilitate learning ~ ~
b
- 递归下降分析器的设计 首先将文法改写成EBNF形式，根据递归下降分析法基本思想编写程序。 -The design of recursive descent parser rewrite first EBNF grammar forms, according to the basic idea recursive descent analysis programming.
VHDL1
- 七段数码管显示器，显示从0到9十个数字，上传供大家分享。-Seven-Segment LED display, showing the ten numbers from 0 to 9, upload for everyone to share.
song
- 使用Qutus下载后可在硬件上实现乐曲《友谊地久天长》-Use Qutus download music in the hardware realization of " Auld Lang Syne"
vhdlprograms.tar
- multiplexer 4 to 1... for 4 inputs. decoder.... counter alu mod16
jiaotongdeng
- 基于EDA技术交通灯控制器verilog程序代码-Traffic signal controller based on EDA technology verilog code
MIDIsynthesisalgorithmanditsFPGAimplementation
- MIDI合成算法及其FPGA实现MIDI synthesis algorithm and its FPGA implementation-MIDI synthesis algorithm and its FPGA implementation
washer
- 本人用verilog HDL写的一个洗衣机工作流程。由于是第一次写，难免很多不足~多多指教.-well ,this is a verilog project which describes a washer machine.
DE2EP2C35F672
- DE2 EP2C35F672d的管脚分配图-DE2 EP2C35F672d pin allocation map
Handbook_elliptic_curve_cryptography
- A wnice to guide to stat Elliptic Curve Cryptography
fpga_dso_rel.03.tar
- VHDL VGA implementAtion in FPGA
daima
- 寄存器组 1. 实验目的 (1)了解通用寄存器组的用途及对CPU的重要性。 (2)掌握通用寄存器组的设计方法。 2. 实验要求 设计一个通用寄存器组，满足以下要求： (1)通用寄存器组中有4个16位的寄存器。 (2)当复位信号reset=0时，将通用寄存器组中的4个寄存器清零。 (3)通用寄存器组中有1个写入端口，当DRWr=1时，在时钟clk的上升沿将数据总线上的数据写入DR[1..0]指定的寄存器。 (4)通用寄存器组中有两个读出端口，由控制信IDC控制，