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  1. synthesis_coursework.tar

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  2. Synthesis of Digital Architectures
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-25
    • 文件大小:29.12kb
    • 提供者:yiyuzhiming
  1. text

    0下载:
  2. 如何获取网卡MAC、硬盘序列号、CPU ID-How to obtain the network card MAC, hard drive serial number, CPU ID
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-13
    • 文件大小:1.91kb
    • 提供者:daisy
  1. docppt_9

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  2. matlab使用手册,很有帮助作用的,对于查找函数。-matlab manual, helpful role, for the search function.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-06
    • 文件大小:385.72kb
    • 提供者:zhoujun
  1. waveletcg_example

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  2. 一维小波变换一层重构,实现MALLAT算法重构,经测试完全正确。-Layer of one-dimensional wavelet transform reconstruction algorithm to achieve MALLAT reconstruction, tested entirely correct.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-08
    • 文件大小:1.62mb
    • 提供者:羽凡
  1. xiaomei5

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  2. 推导了EVM和ACPR指标的相互关系,得出了通过功放线性化改善ACPR使得系统EVM减小的结论-EVM and ACPR derived the relationship between indicators obtained through the linear amplifier allows the system to improve the ACPR decreases the conclusion EVM
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-03
    • 文件大小:462.87kb
    • 提供者:张笑梅
  1. cg2j_example

    0下载:
  2. 实现小波变换mallat算法2层重构,经测试完全正确。-Mallat implementation of wavelet transform reconstruction algorithm 2 layer has been tested is correct.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-12
    • 文件大小:2.58mb
    • 提供者:羽凡
  1. dspbuilder

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  2. 此文件配合小波变换mallat算法分解重构使用,能够完成整个设计。-This file with the wavelet transform decomposition and reconstruction algorithm mallat used to complete the entire design.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-06-08
    • 文件大小:14.69mb
    • 提供者:羽凡
  1. LCD12864

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  2. 12864液晶屏驱动程序,使用EP3C的核心芯片-128*64
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-03
    • 文件大小:114.34kb
    • 提供者:七夜
  1. RS232

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  2. RS232串口驱动,使用alter公司的ep3c芯片-RS232
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-07
    • 文件大小:1.55mb
    • 提供者:七夜
  1. spi42

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  2. 该代码是为了配合VERILOG的测试,用C++模拟SPI4.2接口的时序功能,需要编译成.dll配合verilog仿真工具一起使用。-The code is in line with VERILOG test, using C++ simulation SPI4.2 interface timing functions, needs to be compiled into a. Dll with the verilog simulation tools.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-31
    • 文件大小:3.73kb
    • 提供者:mb
  1. JPEG2000MQ

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  2. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-02
    • 文件大小:579.91kb
    • 提供者:sophia
  1. cpu

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  2. This file is desgined for recinfigurable processor
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-01
    • 文件大小:3.94kb
    • 提供者:vaibhawa
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