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FPGAbaseonVHDL
- 详细的介绍了FPGA在VHDL环境下的进阶开发基础知识-Detailed descr iption of the FPGA in VHDL development environment based on advanced knowledge
mealymoore
- verilog project for mealy and moore
HDMI
- HDMI IP。VHDL语言实现。附带测试pattern。-HDMI IP VHDL
Compaxapp398
- Compaxapp398 VHDL Source code
ModelsimVerilogWatch
- Stopwatch Design - ModelSim Vlog Tutorial Required Software: - Model Technology Modelsim 5.4a - Xilinx Development System 3.1i CONTROLS Inputs: * CLK -System clock for the Watch design. * STRTSTOP -Starts and stops the stoopwatch
adder4
- 此源代码是基于Verilog语言的4 位全加器，4 位计数器、 4 位全加器的仿真程序、4 位计数器的仿真程序是用EDA语言描述4 位全加器，有广泛的应用。-The Verilog language source code is based on the 4-bit full adder, 4 bit counter, 4-bit full adder simulation program, 4-bit counter of the simulation program is to use la
FPGA_design
- 设计FPGA最小系统不错的资料，大家可以下载参考-Minimum system design FPGA good information, you can download the reference
adder3
- 此源代码是基于Verilog语言的七人投票表决器 、2 个 8 位数相乘 、8 位二进制数的乘法 、同一循环的不同实现方式、使用了`include 语句的 16 位加法器 、条件编译、加法计数器中的进程、任务、测试、函数、用函数和 case语句描述的编码器、阶乘运算函数、测试程序 、顺序执行、并行执行，特别是七人投票表决器，这是我目前发现的最优的用硬件描述的源代码。-The Verilog language source code is based on the seven-vote, and
ADD6
- 此源代码是基于Verilog语言的多种方式实现的4 选 1 MUX、多种方式实现的4 选 2 MUX 、多种方式实现的1 位半加器 、多种方式实现的1 位全加器、种方式实现的 4 位全加器 、多种方式实现的输出 UDP 元件、两个时钟信号 、选择器 和各种仿真的源代码。-This source code is based on the Verilog language, multiple ways to achieve the 4 S 1 MUX, a variety of ways to ac
100vhdl
- VHDL一百例，对初学者很有帮助！是学习VHDL不可多得的好资源！-VHDL one hundred cases, helpful for beginners! Is a rare good resources to learn VHDL!
VHDL
- it s aVHDL descr iption