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  1. VHDLMouseDriver

    0下载:
  2. 用VHDL编写的鼠标驱动程序。已经可以正常运行了。-Written in VHDL, the mouse driver. Been running correctly.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-04
    • 文件大小:5.45kb
    • 提供者:黄海执
  1. DDS

    0下载:
  2. VHDL高级语言利用DDS实现信号发生器的功能,频率波形可调-VHDL DDS
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-04
    • 文件大小:1.11mb
    • 提供者:amanda
  1. codelock

    0下载:
  2. 用VHDL实现密码锁功能,用状态机实现,分管理员和用户两种功能,可分别修改密码,重置密码等。-codelock,VHDL,state
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-10
    • 文件大小:1.55mb
    • 提供者:amanda
  1. VHDLshili

    0下载:
  2. 此内容为VHDL设计实例 一共有三个都是关于数字钟的功能要求的 但是没有说明 能看懂就行-The contents of VHDL design examples are a total of three functional requirements on the digital clock in but did not say can read on-line
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-02
    • 文件大小:1.63kb
    • 提供者:贵树生
  1. FPGA

    0下载:
  2. FPGA中差分信号的使用,一份关于FPGA布线资料-In the use of differential signal FPGA a FPGA routing information on the
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-31
    • 文件大小:166.3kb
    • 提供者:liang
  1. post_norm_mul

    0下载:
  2. 符合IEEE754标准的32位浮点流水线乘法器 采用移位相加算法,-32-bit floating point pipeline multiplier on IEEE754 standard
  3. 所属分类:VHDL编程

    • 发布日期:2013-10-29
    • 文件大小:2.64kb
    • 提供者:Thomas
  1. DES

    0下载:
  2. 在ISE平台上,利用Verilog编程实现数据的DES加密-In the ISE platform, using Verilog programming DES data encryption
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-30
    • 文件大小:646.13kb
    • 提供者:ldh
  1. muxsend

    0下载:
  2. 调用已绑定的网口 发送vlan包。适用于再次开发中遇到网口已被底层绑定的需求。-Call the net mouth has been bound to send vlan packets. For re-development of the net mouth has been encountered in the bottom bound needs.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-05
    • 文件大小:1.83kb
    • 提供者:ak23
  1. FIFO

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  2. common FIFO module and it is easy to involve in ur design.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-11
    • 文件大小:866byte
    • 提供者:kokonut
  1. VHDL

    0下载:
  2. 一些VHDL的简单实例,包括各种计数器,三人表决器等-Some simple examples of VHDL, including the various counters, three voting machines, etc.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-16
    • 文件大小:42.26kb
    • 提供者:dxeicho
  1. four

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  2. 用VHDL语言完成十秒倒计时电路以及四人抢答加分的系统-VHDL language with the completion of 10 seconds countdown circuit and four extra points to answer in the system
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-31
    • 文件大小:351.9kb
    • 提供者:dxeicho
  1. SPI8

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  2. Interface control registers of a FPGA through a SPI bus
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-15
    • 文件大小:8.01kb
    • 提供者:Jacques
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