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  1. systemc-2.2.0

    0下载：
  2. System C 2.2.0 developers file

  3. 所属分类：VHDL/FPGA/Verilog

    • 发布日期：2018-01-02
    • 文件大小：11.57mb
    • 提供者：alexandr210186

  1. 新建 WinRAR ZIP 压缩文件

    0下载：
  2. 实现跨时钟域数据传输的异步fifo，和i2c总线控制器。(Asynchronous FIFO and I2C bus controller for cross clock domain data transmission.)

  3. 所属分类：VHDL/FPGA/Verilog

  1. 5.c

    0下载：
  2. ; for 16-bit app support [386Enh] woafont=dosapp.fon EGA80WOA.FON=EGA80WOA.FON EGA40WOA.FON=EGA40WOA.FON CGA80WOA.FON=CGA80WOA.FON CGA40WOA.FON=CGA40WOA.FON

  3. 所属分类：VHDL/FPGA/Verilog

    • 发布日期：2018-01-02
    • 文件大小：2kb
    • 提供者：fov120

  1. uart

    0下载：
  2. 用Verilog实现FPGA的uart的串行通信功能，并附有testbench(The serial communication function of FPGA of UART is realized with Verilog, and Testbench is attached)

  3. 所属分类：VHDL/FPGA/Verilog

    • 发布日期：2018-01-02
    • 文件大小：301kb
    • 提供者：怪了个乖

  1. CPU_16bit

    0下载：
  2. 一个五段流水的16位cpu vhdl源码，可综合也可仿真(A five section of the 16 bit CPU VHDL source code, can be integrated can also be simulated)

  3. 所属分类：VHDL/FPGA/Verilog

    • 发布日期：2018-01-02
    • 文件大小：3.25mb
    • 提供者：sunrihui

  1. lcd

    0下载：
  2. copy of hello word on FPGA

  3. 所属分类：VHDL/FPGA/Verilog

    • 发布日期：2018-01-02
    • 文件大小：186kb
    • 提供者：kentucky

  1. cic3s32

    0下载：
  2. 3阶cic滤波器，16位输出，32倍降采样处理(The 3 order CIC filter, 16 bit output, 32 fold down sampling processing)

  3. 所属分类：VHDL/FPGA/Verilog

    • 发布日期：2018-01-03
    • 文件大小：1kb
    • 提供者：today_ztt

  1. sincos

    0下载：
  2. 实现正余弦函数Verilog语言的生成...............(sine wave generator by using verilog)

  3. 所属分类：VHDL/FPGA/Verilog

    • 发布日期：2018-01-03
    • 文件大小：756kb
    • 提供者：zhangchaoruo

  1. avs_aes_latest

    0下载：
  2. This is source code for something very important that is AVS AES standard hardware code for implementation both ASIC and FPGA

  3. 所属分类：VHDL/FPGA/Verilog

    • 发布日期：2018-01-03
    • 文件大小：1.29mb
    • 提供者：rajban

  1. ODriveFPGA-master

    0下载：
  2. 使用FPGA控制永磁同步电机的代码，实现对永磁同步电机的控制功能。(Motor control by using FPGA)

  3. 所属分类：VHDL/FPGA/Verilog

  1. signed_add

    0下载：
  2. 有符号定点数加法运算代码，使用Verilog HDL语言实现(Code writing in Verilog HDL,to solve the problem about signed number calculation.)

  3. 所属分类：VHDL/FPGA/Verilog

  1. jiou

    0下载：
  2. 实现奇偶校验，根据波形仿真检测序列的奇偶(Implementing sequence parity check)

  3. 所属分类：VHDL/FPGA/Verilog

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