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  1. cordic

    0下载：
  2. 硬件实现了cordic算法，具有快速实现的优势(verilog version of cordic algorithm)

  3. 所属分类：VHDL/FPGA/Verilog

    • 发布日期：2018-01-01
    • 文件大小：4kb
    • 提供者：垚垚佟

  1. jp

    0下载：
  2. led灯按顺序显示，EDA课程实验,verilog语言(EDA experiment with Verilog language)

  3. 所属分类：VHDL/FPGA/Verilog

    • 发布日期：2018-01-01
    • 文件大小：2kb
    • 提供者：miaomiaojiang

  1. y210

    0下载：
  2. 三八译码器，四位加法器，EDA实验，用verilog编写(EDA experiment with verilog language)

  3. 所属分类：VHDL/FPGA/Verilog

    • 发布日期：2018-01-01
    • 文件大小：1kb
    • 提供者：miaomiaojiang

  1. clock1

    0下载：
  2. 时钟显示程序，EDA实验，用verilog语言编写(EDA experiment with verilog language)

  3. 所属分类：VHDL/FPGA/Verilog

    • 发布日期：2018-01-01
    • 文件大小：1kb
    • 提供者：miaomiaojiang

  1. digital_lock_vga_display

    0下载：
  2. Altera DE1平台的数字密码锁设计，可以驱动VGA显示(Altera DE1 platform digital password lock design, can drive VGA display)

  3. 所属分类：VHDL/FPGA/Verilog

    • 发布日期：2018-01-01
    • 文件大小：17.07mb
    • 提供者：SDUGNN

  1. jingxiang_beipin

    0下载：
  2. 实现编码器鉴向和4倍频，可用于电机测速等。(To achieve encoder and 4 times the frequency, can be used for motor speed and so on.)

  3. 所属分类：VHDL/FPGA/Verilog

  1. keypad

    0下载：
  2. 4*4的薄膜按键，采用状态机实现译码功能和按键消抖功能(4 * 4 of the film button, using the state machine to achieve decoding and key function)

  3. 所属分类：VHDL/FPGA/Verilog

  1. uart_ip

    0下载：
  2. 实现串口通信模块设置，包括频率分频、波特率产生、接口时序要求(Implementation of serial communication module settings, including frequency division, baud rate generation, interface timing requirements)

  3. 所属分类：VHDL/FPGA/Verilog

  1. sdram_ip

    0下载：
  2. 完成SDRAM的上电配置，状态机编写其读写模块，存储模块，并通过两个异步作为存储和读取的通道(Complete the SDRAM power-on configuration, the state machine to write its read-write module, memory module, and through two asynchronous as a storage and read the channel)

  3. 所属分类：VHDL/FPGA/Verilog

  1. fen

    0下载：
  2. 分频器,可以实现时钟分频，频率变小则周期变长(Frequency divider, can realize clock frequency division, frequency becomes smaller, then the cycle becomes longer)

  3. 所属分类：VHDL/FPGA/Verilog

    • 发布日期：2018-01-01
    • 文件大小：137kb
    • 提供者：佳12345

  1. AD9832

    0下载：
  2. AD9832频率计的VHDL驱动，可以调整频率及相位(VHDL driver for AD9832 frequency meter)

  3. 所属分类：VHDL/FPGA/Verilog

    • 发布日期：2018-01-01
    • 文件大小：1.55mb
    • 提供者：高少波

  1. IIR滤波器的FPGA设计

    0下载：
  2. 基于verilog hdl语言对IIR滤波器设计(Design of IIR filter based on Verilog HDL language)

  3. 所属分类：VHDL/FPGA/Verilog

    • 发布日期：2018-01-01
    • 文件大小：1.61mb
    • 提供者：jmcjgp
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