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  1. DW_APB_WDT_1.06A_2010

    0下载：
  2. DW_APB_WDT_1.06A_2010

  3. 所属分类：VHDL编程

    • 发布日期：2017-07-10
    • 文件大小：1.72mb
    • 提供者：perst@sadsa.com

  1. uart_rx

    0下载：
  2. uart接收模块 // 波特率：9600 // 数据位：8 // 停止位：1 // 校验位：0(UART receive module Baud rate: 9600 / / / data: 8 / / stop: 1 / / check digit: 0)

  3. 所属分类：VHDL/FPGA/Verilog

  1. uart_tx

    0下载：
  2. // 功能： UART发送模块 // // 波特率：9600 // 数据位：8 // 停止位：1 // 校验位：0(/ / function: UART transmission module / / Baud rate: 9600 / / / data: 8 / / stop: 1 / / check digit: 0)

  3. 所属分类：VHDL/FPGA/Verilog

  1. fifo

    0下载：
  2. 异步FIFO 输入: 16bit 输出:16bit 深度:256(Asynchronous FIFO Input: 16bit Output: 16bit Depth: 256)

  3. 所属分类：VHDL/FPGA/Verilog

  1. sccb_Protocol

    0下载：
  2. 该模块实现了SCCB通信协议的基本时序，经板级调试可用(Implement SCCB communication protocol)

  3. 所属分类：VHDL/FPGA/Verilog

    • 发布日期：2017-12-20
    • 文件大小：1kb
    • 提供者：黄小杰

  1. bayer_to_vga

    0下载：
  2. Bayer 视频流转VGA的Verilog实现，经开发板测试可用(Bayer video streaming VGA Verilog implementation, the development board test available)

  3. 所属分类：VHDL/FPGA/Verilog

    • 发布日期：2017-12-30
    • 文件大小：1kb
    • 提供者：黄小杰

  1. yunpai_v70

    0下载：
  2. Using weighted model nodes in the network strength and weight are power law distribution, The IMC - PID is using the internal model control principle for PID parameters is calculated, DC-DC power single-part set-loop control.

  3. 所属分类：VHDL/FPGA/Verilog

    • 发布日期：2017-12-25
    • 文件大小：5kb
    • 提供者：nqppurtc

  1. dean_1497192314538

    0下载：
  2. LINUX编程方面的资料，我只是为了下载才这个的(NOsjfjksdhfsdhfjsdhfkjsdhfjsdh)

  3. 所属分类：VHDL/FPGA/Verilog

    • 发布日期：2017-12-22
    • 文件大小：124kb
    • 提供者：ghosnp

  1. dds(1)

    0下载：
  2. 基于DDS的信号发生器设计。DDS,FPGA,Verilog。(Design of signal generator based on DDS.DDS,FPGA,Verilog.)

  3. 所属分类：VHDL/FPGA/Verilog

    • 发布日期：2017-12-23
    • 文件大小：10.51mb
    • 提供者：电磁驱动

  1. ARINC429航空总线协议标准

    0下载：
  2. 429总线，协议及相关介绍，机载航电设备通讯总线(FPGA implementation ARINC429 protocol using verilog HDL to do a complete ARINC429 communication transceiver protocol,)

  3. 所属分类：VHDL/FPGA/Verilog

    • 发布日期：2017-12-17
    • 文件大小：346kb
    • 提供者：shukuang

  1. adder

    0下载：
  2. 实现四位加法器，适合初学者学习VHDL语言(it's an addler of four bits which is designed for the new designer of VHDL)

  3. 所属分类：VHDL/FPGA/Verilog

    • 发布日期：2017-12-20
    • 文件大小：85kb
    • 提供者：秦秦秦

  1. m60v20161109

    0下载：
  2. 用verilog语言实现的模为60的计数器，经编译合格，利用quarter2及以上可以直接使用(Using Verilog language to achieve the modulus of 60 counters, compiled by qualified, using quarter2 and above can be used directly)

  3. 所属分类：VHDL/FPGA/Verilog

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