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  1. lcd_palace

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  2. 运用Quartus在LCM中显示静态宫殿图形-Use Quartus in LCM display static graphics palace
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-04
    • 文件大小:99.49kb
    • 提供者:翡翡
  1. 100Examples[1`20]

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  2. VHDL语言100例详解,北京理工大学ASIC研究生出版,这里是1-20个examples-VHDL language of 100 cases explain, Beijing Institute of Technology, Graduate ASIC published examples here is 1-20 months
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-04
    • 文件大小:49.46kb
    • 提供者:ryan
  1. 100Examples[21~50]

    0下载:
  2. VHDL语言100例详解,北京理工大学ASIC研究生出版,这里是21-50个examples-VHDL language of 100 cases explain, Beijing Institute of Technology, Graduate ASIC published examples here are 21-50 months
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-26
    • 文件大小:36.64kb
    • 提供者:ryan
  1. 100Examples[51~94]

    0下载:
  2. VHDL语言100例详解,北京理工大学ASIC研究生出版,这里是51~94个examples-VHDL language of 100 cases explain, Beijing Institute of Technology, Graduate ASIC publication, here is the 51 ~ 94 examples
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-24
    • 文件大小:103.88kb
    • 提供者:ryan
  1. sopc_helloword

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  2. altera niosii SOPC helloword 学习-altera niosii SOPC helloword learning
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-04
    • 文件大小:2.9kb
    • 提供者:wangzhaohui
  1. verilog_risc

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  2. RISC状态机由三个功能单元构成:处理器、控制器和存储器。 RISC状态机经优化可实现高效的流水线操作。 RISC 中的数据线为16位。 在数据存储器中的0到15的位置放置16个随机数,求16个数的和,放在数据存储器的16、17的位置,高位在前 对这16个数进行排序,从大到小放置在18到33的位置 求出前16个数的平均数,放在34的位置 基本指令有NOP, ADD, SUB, AND, RD, WR, BR,BC。 因为采用16位指令,有扩充的余地。-RISC
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-01
    • 文件大小:126.56kb
    • 提供者:lyn
  1. 38

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  2. 程序提供了一种高效简单的38译码器的算法,非常实用-Procedure provides a simple and efficient algorithm decoder 38, a very practical
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-17
    • 文件大小:137.74kb
    • 提供者:sh85
  1. chuanrubingchu_jicunqi

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  2. 程序提供了一种简单高效的并入串出寄存器的算法,非常实用-Procedure provides a simple and efficient string into a register algorithm, very useful
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-16
    • 文件大小:138.77kb
    • 提供者:sh85
  1. trafficlight

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  2. 程序提供了一种简单高效的模拟交通灯控制器的算法,非常实用-Procedure provides a simple and efficient simulation algorithm for the traffic light controller, very useful
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-29
    • 文件大小:158.78kb
    • 提供者:sh85
  1. encoder

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  2. vhdl的七段译码器-The Seven-Segment Decoder VHDL
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-14
    • 文件大小:3.09kb
    • 提供者:tgfire
  1. vhdl

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  2. vhdl基本门电路,都是些比较经典的设计实例-VHDL basic gate circuit, are relatively more examples of classic design
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-08
    • 文件大小:1.75mb
    • 提供者:jcak
  1. FSK

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  2. 通信系统的FSK调制程序,比较实用,包括完整的工程-FSK modulation communication system procedures, more practical, including the complete works
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-03
    • 文件大小:324.71kb
    • 提供者:wanyou2345
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