资源列表
FIR滤波器
- STM32f407 DSP库应用 FIR滤波器 用示波器测试PA8，可以测出1Khz的正弦波。如果不是，修改PWM参数，使其正好为1Khz.(STM32f407 DSP library uses FIR filter Oscilloscope PA8 test, you can measure the sine wave of 1Khz. If not, modify the PWM parameter to make it exactly 1Khz.)
CANNY
- 对特定图片进行canny边缘检测。首先是高斯模糊，然后sobel算子处理，再局部极大值确定，最后阈值判断。(Canny edge detection for a particular picture. The first is the Gauss fuzzy, and then the Sobel operator is processed, and then the local maximum is determined, and finally the threshold is judged
led_test
- 实现流水灯的控制verilog程序，源程序vivado 2015.4(Achieve water light control, Verilog procedures)
mian
- 系统上电后，数码管低五位显示00000，按下PLUSE按键，显示数值加1(After power on, the digital tube is low, five shows 00000, press the PLUSE button, display the value plus 1)
08_lwip
- zynq7000 下 lwip例程，经过测试，好用(zynq7000 lwip program)
seq
- 实现序列检测功能，新手编程，已经在modelsim里检验过了功能完整，内附模块化testbench(Sequence detection function, novice programming)
DDS波形发生器
- DDS波形生成器verilog语言书写（FPGA型号cy4以上）(DDS generate verilog)
cordic
- 使用verlog语音实现cordic 算法，在DE2 115平台上已验证。(Implementation cordic algorithm)
Digital_clock
- 教程 基于FPGA的智能闹钟，控制NOKIA5110(Intelligent alarm clock based on FPGA, control N O K I A 5110)
实验二 DDS实验
- FPGA 实验程序 DDS 实验程序(FPGA PROCEDURE SHANDONG UNIVERSITY)
Synchronous FIFO
- 用16*8 RAM实现一个同步先进先出（FIFO）队列设计。由写使能端控制该数据流的写入FIFO，并由读使能控制FIFO中数据的读出。写入和读出的操作由时钟的上升沿触发。当FIFO的数据满和空的时候分别设置相应的高电平加以指示(mplementation of a synchronous first in first out (FIFO) queue design with 16*8 RAM. A write FIFO that controls the data stream by writi
ug_altlvds
- altera lvds 官方使用指南 2016年8月15日版本(altera lvds 2016-8-15)