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  1. 3 8

    0下载：
  2. 用VHDL多种方法实现3-8译码器,元件例化(use VHDL realize 3-8decoder)

  3. 所属分类：VHDL/FPGA/Verilog

    • 发布日期：2017-12-22
    • 文件大小：10kb
    • 提供者：硅谷大帝

  1. TMC module control

    0下载：
  2. 控制两相步进电机在不同的位置开始相应的转动(control the rotation of the step motor at different position)

  3. 所属分类：VHDL/FPGA/Verilog

  1. VHDL设计100例

    0下载：
  2. VHDL设计100例(VHDL source code of the 100 cases)

  3. 所属分类：VHDL/FPGA/Verilog

    • 发布日期：2017-12-22
    • 文件大小：6.33mb
    • 提供者：lovegiving

  1. I2C_slaver_verison3.0

    0下载：
  2. I2C从机模块，包含testbench，平台是vivado,仿真测试通过。(I2C slave module, including testbench, the platform is vivado, simulation test passed.)

  3. 所属分类：VHDL/FPGA/Verilog

    • 发布日期：2017-12-23
    • 文件大小：2mb
    • 提供者：wenxulyu

  1. pll_self_rst

    0下载：
  2. 用于检测ALTERA FPGA PLL应用中出现的假锁定问题(Used to detect false lock problems in ALTERA FPGA PLL applications)

  3. 所属分类：VHDL/FPGA/Verilog

    • 发布日期：2017-12-20
    • 文件大小：471kb
    • 提供者：njithjw

  1. sramf

    0下载：
  2. 简单的verilog程序，完成sram读写，CY68013开发板的原理图和PCB档。(array to simulate SRAM wire [(dqbits - 1) : 0] memprobe = {bank1[A], bank0[A]};)

  3. 所属分类：VHDL/FPGA/Verilog

    • 发布日期：2017-12-22
    • 文件大小：1kb
    • 提供者：utopia_xu

  1. fpgaasm

    0下载：
  2. is61lv25616简单的verilog程序，完成sram读写(`ifdef tAC_10 //if "`define tAC_10 " at beginning,sentences below are compiled)

  3. 所属分类：VHDL/FPGA/Verilog

    • 发布日期：2017-12-27
    • 文件大小：1kb
    • 提供者：utopia_xu

  1. pgaasm

    0下载：
  2. is61lv25616简单的verilog程序，完成sram读写 主要是基于FPGA(EP2C8Q208I8)下的SRAM驱动(1lv25616 simple verilog program, complete sram read and w1lv25616 simple verilog program, complete sram read)

  3. 所属分类：VHDL/FPGA/Verilog

    • 发布日期：2017-12-25
    • 文件大小：1kb
    • 提供者：utopia_xu

  1. fpgaasm

    0下载：
  2. 6简单的verilog程序，完成sram读写ipcore 是用vhdl写的 但是不连接三态桥(am_IS61LV25616A61LV25616Aam61LV25616AV25616Aam61LV2561)

  3. 所属分类：VHDL/FPGA/Verilog

    • 发布日期：2017-12-19
    • 文件大小：1kb
    • 提供者：utopia_xu

  1. disp

    0下载：
  2. 可以计时，显示时间。这个程序使用10MHz的时钟信号转为1Hz和500Hz的信号作为输入，来驱动显示数码管时间的。(You can clock and display time.)

  3. 所属分类：VHDL/FPGA/Verilog

    • 发布日期：2017-12-22
    • 文件大小：1kb
    • 提供者：天快亮了

  1. Connected Component Analysis-Labeling

    0下载：
  2. 别人写的物体连通域计算的verilog 源代码(Object connected domain calculation of the Verilog source code)

  3. 所属分类：VHDL/FPGA/Verilog

    • 发布日期：2017-12-24
    • 文件大小：36.44mb
    • 提供者：飞蝗

  1. AD9708

    0下载：
  2. 通过FPGA与AD9708高速DA模块输出可调频率的方波、正弦波、三角波，(Through FPGA and AD9708 high speed DA module, adjustable frequency Fang Bo, sine wave, triangle wave)

  3. 所属分类：VHDL/FPGA/Verilog

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