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- 可实现多路选择,使用的是 verilog，代码清晰易懂-Can achieve multiple choice, using verilog, clear and easy to understand code
a-kind-of-digital-pilvji
- 简单数字频率计 可以测出较多种信号的频率 简单实用-a kind of digital pilvji
sub
- --a0 a1 a2的输入我们用 k1 k2 k3 代替 --b0 b1 b2的输入我们用拨码开关代替。 --b0用拨码开关1输入，BMK1用杜邦线接24脚 --b1用拨码开关2输入，BMK2用杜邦线接25脚 --b2用拨码开关3输入，BMK3用杜邦线接26脚 --一开始数码管显示的是0.应为111-111就等于0 --数码管显示相减结果-- A0 a1 a2 input we use k1 k2 k3 instead the- b0 b1 b2 input, we us
DDS
- dds测试程序，例化了DDS可以发出频率和相位可控的正弦波形-dds test program, for example, can issue of the DDS frequency and phase controlled sinusoidal
SEG_CLOCK
- seg clk seg clk seg clk-seg clkseg clkseg clkseg clkseg clk
FPGA-drivenLEDdisplay
- FPGA驱动LED显示:运用硬件描述语言（如VHDL）设计一个显示译码驱动器，即将要显示的字符译成8段码。由于FPGA有相当多的引脚端资源，如果显示的位数N较少，可以直接使用静态显示方式，即将每一个数码管都分别连接到不同的8个引脚线上，共需要8×N条引脚线控制.-FPGA-driven LED display: the use of hardware descr iption languages (such as VHDL) design a display decoder driver, ab
clk_div
- VHDL描述的时钟分频电路，用途广-VHDL descr iption of the clock divider circuit, uses widely ...
Lab2b
- A C example for Nios II to use the timer and to obtain the time execution performance
MUX16
- 基于VerilogHDL的简易的16位以为累加乘法器，包括乘法器模块和测试模块，已经通过仿真测试。-Based on the simple VerilogHDL that the cumulative 16-bit multiplier, including the multiplier module and test module has been tested by simulation.
music.txt
- 在设计手动播放和自动播放可以选择使用的电路中，程序在下载完成后，可以实现手动播放和自动播放的按键转换，通过switch按键，当按键处于‘1’状态时。则处于自动播放音乐（两只老虎），当按键‘0’时，处于手动播放音乐。自动播放和手动播放互不干扰，但是可以通过按键进行转换，最终实现实验目的。-In circuit design manual play and auto play can choose to use the program after the download is complete,
DE2_NIOS_DEVICE_LED
- 这个源代码可以把DE2的板子作为一个USB设备使用，以便用PC软件去控制DE2-the source code can Dictyophora the board as a USB device use, to use PC software to control DE2
segment1
- 四位静态数码管控制器，含详细的中文注释，ＶＥＲＩＬＯＴ源码．