资源列表
FIR_lowpass_part
- 实现FIR滤波器的并行算法，这里是一个64阶的低通滤波器-FIR filter of parallel algorithm
BCD-counter
- 一个2位的BCD码十进制加法计数器电路，输入为时钟信号CLK，进位 输入信号CIN，每个BCD码十进制加法计数器的输出信号为D、C、B、A和进位输出信号COUT，输入时钟信号CLK用固定时钟，进位输入信号CIN. -A 2-bit BCD code decimal adder counter circuit input as the clock signal CLK, a carry input signal CIN, D, C, B, A, and the carry output s
automusic
- 基于VHDL语言自动音乐播放器，使用惠灵顿公司的FPGA器件，可以实现两首音乐手动切换，以及音符数码管同步显示-Based on VHDL automatic music player, use Wellington s FPGA devices, you can achieve two music manually switch, and notes synchronized digital display
FSM_writing
- VHDL/Verilog FSM的优化写法
PL_MPSK
- 基于VHDL硬件描述语言，对基带信号进行MPSK调制（这里M=4）,即QPSK调制
1
- 序列信号的发生器 希望可以对大家有用处-Sequence signal generator for all of us hope that we can be useful
COUNT_10
- VHDL源代码.设计一个带有异步清0功能的十进制计数器。计数器时钟clk上升沿有效，清零端为clrn,进位输出为co。 -VHDL source code. Asynchronous design with a 0-counter function of the metric system. Counter clock clk ascending effective end to reset clrn, rounding output co.
rom
- 基于vhdl的rom的描述,经过确定测试通过.
flash
- fpga的FLASH读写VERILOG代码。希望对大家有用-the verilog code of fpga read/write flash
txmit
- 异步串口发送模块，数据位8位，一位起始位一位结束位-Send asynchronous serial module, 8 data bits, one bit a the end of the start bit
main
- Simplest VHDL code, flashing LEDs, for spartan 3an7-Simplest VHDL code, flashing LEDs, for spartan 3an700
syn_fifo
- 同步FIFO的源代码（单时钟），使用SystemVerilog语言实现-Synchronous (single clock) FIFO，using SystemVerilog