资源列表
dds_dds
- DDS信号发生器，用VHDL写的，编译用qartus通过，测试是好的，好东西大家一起分享啊，希望能对大家有帮助啊-DDS_DDS
uart
- VHDL实现串口转换的代码，串行通信的发送器有五个状态：--1.X_IDLE(空闲)状态 : 当UART被复位后,状态机将立刻进入这一状态,在这个状态下, -- 状态机一直等待发送命令XMIT_CMD,当接收到发送命令后,状态机进入X_START状态,准备发送起始位信号 --2.X_START状态 : 在这个状态下,UART发送一个位时间宽度的逻辑'0',信号至TXD,即 -- 起始位,紧接着状态机进入X_SHIFT状态,发一位数据 --3.X_WAIT状态 : 当状态机处于这一个状态时
AN-877-通过SPI与高速ADC接口
- 高速ad配置程序，spi中文资料，详细介绍了adi公司ad产品的配置流程(High speed AD configuration program, SPI Chinese data)
altera_up_avalon_irda
- 这个是关于DE2版上的IRDA的IP。同学可以直接挂sopcbuild 上进行开发！-This is the IRDA on the DE2 version of IP. Students can be directly linked to sopcbuild on development!
fft_design_b.tech
- fft design for development in verilog
test6
- SPI接口应用 SPI接口DAC(SPI_DAC5617) SPI_DAC_ADC SPI存储器扩展（SPI_EEPROM） -SPI interface application SPI Interface DAC (SPI_DAC5617) SPI_DAC_ADC SPI memory expansion (SPI_EEPROM)
docppt_student_9
- matlab使用手册，很有帮助作用的，对于查找函数。-matlab manual, helpful role, for the search function.
VHDL-1-7
- VHDL课程的7个实验的实验报告附代码。-seven experiment reports of VHDL
zhuangtaiji
- verilog一个有趣的状态机事例，简单易懂。适用于初学者。是一个小游戏的，sparten板子可用。 内含测试。-Verilog an interesting state machine case, simple and easy to understand. Suitable for beginners. Is a small game, sparten board available. Inclusion test.
DJDPLJ_T
- 本VHDL源代码由顶层模块、测频模块、驱动模块、计算模块、LCD显示模块、复位模块组成，能精确检测从1--100M频率，误差极小且恒定。-the VHDL source code from the top module, measuring frequency module, driver modules, modules, LCD display module, reduction modules, can be used to accurately detect from 1 -- 100M
FPGA_FFT1
- 很好的论文资料，详细讲解了FFT的实现方案，和用FPGA实现的原理分析-Analysis of the Principle of FFT algorithm, a very good paper, detailed information to explain the FFT implementations
candy_machine
- Verilog Code for Candy Machine State Machine