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  1. AD_change

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  2. 利用ADC0809实现模拟与数字的转换,并在数码管上显示实际的数据,测试过与实际电压表测量的模拟数据精确-Use ADC0809 analog and digital conversion, digital tube display the actual data, tested the precision measurement of analog data with the actual voltmeter
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-16
    • 文件大小:486.81kb
    • 提供者:崔可
  1. digicnt1

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  2. 24小时正、反计时器。通过2个按键实现归零及正、反计时,带有暂停和恢复按键。48MHz晶振,7段数码管输出。-24 hours of positive and negative timer. Achieved through two key zero, and positive and negative time, with a pause and resume button. 48MHz crystal, 7 segment LED output.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-16
    • 文件大小:486.9kb
    • 提供者:夏江南
  1. S8_VGA

    0下载:
  2. VGA的verilog hdl 程序,完成显示长条状显示不同颜色-VGA s verilog hdl procedures, completion of a long strip show show different color
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-29
    • 文件大小:486.92kb
    • 提供者:许立宾
  1. FPGA_NIOS_liushuideng

    0下载:
  2. 基于FPGA的NIOS处理器实现简单的流水灯功能-NIOS processor FPGA-based realization of a simple light water feature
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-24
    • 文件大小:487.09kb
    • 提供者:wtw
  1. nixietubenew

    0下载:
  2. FPGA片上运动计时器实现,使用数码管显示计时,包含暂停与重置-Movement on the FPGA chip timer implementation, use digital display timing, including pause and reset
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-17
    • 文件大小:487.14kb
    • 提供者:srl
  1. ps2andverilog

    0下载:
  2. 仿真已通过验证,并下载到FPGA实验板测试,大家可以下载来学习-Simulation has been validated, and downloaded to the FPGA test board test, you can download to learn ~~~~~
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-17
    • 文件大小:487.19kb
    • 提供者:谢虎
  1. minimips_latest.tar

    0下载:
  2. minimalistic mips core. you can load it to any fpga.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-29
    • 文件大小:487.34kb
    • 提供者:aineko
  1. minimips_latest.tar

    0下载:
  2. minimips MIPS CPU源码,包括文档说明-minimips CPU source code documentation etc
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-11-26
    • 文件大小:487.34kb
    • 提供者:Archie
  1. BUFFER

    0下载:
  2. buffer for in/out data.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-31
    • 文件大小:487.36kb
    • 提供者:mih
  1. timer

    0下载:
  2. 基于VHDL语言,实现时钟功能,显示时间从00:00:00到23:59:59,并将其输出信号转换为数码管信号-Based on the VHDL language, to achieve the clock function, display time from 00:00:00 to 23:59:59, and the output signal is converted to digital control signals
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-16
    • 文件大小:487.36kb
    • 提供者:陈伟
  1. led

    0下载:
  2. 关于FPGA采用Jtag_loder下载方式的实例,并有详细的jtag_loader使用说明-Instance FPGA using Jtag_loder to download, and detailed jtag_loader use
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-08
    • 文件大小:487.37kb
    • 提供者:刘亚
  1. OV7690_v1.01

    0下载:
  2. OmniVision color CMOS VGA (640 x 480) CameraChip™ sensor with OmniPixel3-HS™ technology OV7690 Datasheet, Version 1.01-OmniVision color CMOS VGA (640 x 480) CameraChip™ sensor with OmniPixel3-HS™ technology OV7690 Datasheet, Ver
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-01
    • 文件大小:487.54kb
    • 提供者:printkxxx
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