资源列表
ref3
- nexys 2 vhdl reference project for uart
VGA-FPGA
- 典型的VGA显示驱动程序，用Verilog编写，容易懂-A typical VGA display driver, written in Verilog, easy to understand
UART_Verilog
- Altera FPGA的UART通讯程序-Altera FPGA' s UART communication program
11_lcd1602
- 这是一个fpga的lcd1602显示的代码，代码是用verilog语言写的，经过编译后成功了，-This is the fpga' s lcd1602 displayed code, code verilog language written successfully compiled,
SignalTap-II-instruction
- 对于学习FPGA的同学来说仿真是必不可少的流程 但是仿真的方法signal tap是必须掌握的-For students learning FPGA simulation is an essential process but the simulation method tap signal is a must
TEXT_TESTING _MOVING
- Banner of a moving characters displaying in tv using vga.
fir-filter-design-and-implementation
- 简单正确的fir滤波器设计与实现，帮助我们更好的设计更复杂的滤波器-Simple and correct fir filter design and implementation, to help us better design more complex filter
VGA_LCD_IP
- vga ipcore的verilog代码
clock
- 用VHDL 语言设计数字钟，实现在数码管上显示分钟和秒，并且可以手动调节分钟， 实现分钟的增或者减。该设计包括以下几个部分： （1）分频电路的设计，产生1Hz 的时钟信号，作为秒计时脉冲； （2）手动调节电路，包括“时增”“时减”“分增”“分减”。 （3）时分秒计时电路。 （4）7 段数码管显示电路。 将 SW1 和SW2 初始状态均置为高电平。拨动开关SW1 到低，分钟进行加计数，秒停 止计数，当计数到59 时，从00 开始重新加计数，将SW1 拨动到高时，在当前状
v3-1-4-12
- A Novel VLSI Architecture of Hybrid Image Compression Model based on Reversible Blockade Transform
experiment1
- VHDL实验一，利用原理图输入法设计4位全加器-VHDL test 1, use of schematic input 4-bit full adder design
b4b52
- 4b5b编码器实现，初学者资源，简单的逻辑电路实现-4b5b encoder implementation, resources for beginners