资源列表
Low-phase-noise
- 能够完成低相噪、低杂波数字锁相环路滤波器-Low phase noise, low clutter digital phase-locked loop filter design
1602-simple
- 实现fpga控制lcd显示的驱动，思想清晰易懂，有助于初学者的学习和借鉴！-Achieve fpga control lcd display driver, thinking clear and easy to understand, to help beginners learn!
FPGA_note
- 这主要是在学习FPGA设计过程中的笔记.主要是：FPGA设计中的电源管理，关键问题，PLDFPGA结构与原理初步的认识，以及如何养成良好的编程习惯、大型设计中FPGA的多时钟设计策略及其概念：毛刺、竞争、冒险。-This is mainly to learn FPGA design process in the notes. Is mainly: FPGA design, power management, the key question, PLDFPGA preliminary unders
all_digital_fm_receiver_latest.tar
- VHDL ethernet implementation on FPGA
DIGTAL_FIR
- 环路滤波器的设计，基于FPGA的锁相环应用。
Microprocessor
- 精通verilog HDL语言编程的一个不错的cpu 代码-Verilog HDL language proficiency of a good cpu code
VHDLDATACLOCK
- 本课程设计完成了数字电子钟的设计，数字电子钟是一种用数字显示秒、分、时的计时装置，由于数字集成电路技术的发展和采用了先进的石英技术，它使数字钟具有走时准确、性能稳定、携带方便等优点。数字钟已成为人们日常生活中必不可少的必需品，广泛用于个人家庭以及办公室等公共场所，给人们的生活带来极大的方便。在这里我们将已学过的比较零散的数字电路的知识有机的、系统的联系起来用于实际，来培养我们的综合分析和设计电路的能力。-VHDL dataclock
sincos
- 实现正余弦函数Verilog语言的生成...............(sine wave generator by using verilog)
Lab_5-Dice-Game
- dice_game该程序可重现赌场游戏掷骰子. 游戏规则详见上传的LAB5实验描述。-dice_game The program can reproduce the casino game craps the game rules see the uploaded LAB5 experiments described.
ClockDiv
- 本程序以XILINX公司的ISE８.２为开发平台，采用VHDL为开发语言，实现了对一个时钟信号分频的功能-the procedures to XILINX ISE8.2 for the development platform VHDL used for the development of language, the right to achieve a clock frequency of the signal function
0710200134
- 本文介绍了一个多功能电子钟的设计方案。该方案具有计时、整点报时、校时、校分、闹钟等多项功能。此方案基于Altera 公司的 Cyclone 芯片及Quartus II 7.2 软件。整体设计采用自顶向下的设计思想，大量使用了器件模块化操作。本文对于研究数字钟及扩大其应用，有着非常现实的意义。-This paper describes a multi-clock design. The program has the time, the whole point of time, school ho
lcd_HS162
- 用fpga verilog语言写的lcd1602代码，测试过可行的-With fpga verilog code written in lcd1602, tested viable