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asynch_fifo
- FPGA VERILOG 用DCFIFO实现 跨时钟域的数据传输，已验证，直接可用
Verilog
- 这是个关于verilog入门的文档，有同志对verilog感兴趣，可以下载此文档，以供参考。-This is a verilog entry on the document, there are comrades of the verilog interested, you can download this document for reference.
pipeline.rar
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Verilog
- verilog快速入门，资料详细，其由红色飓风工作室提供，传在这儿供大家共享
siluqiangdaqi_FPGA_Quartus-II
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firOK
- 一个已经经过验证正确的数字滤波器源码，希望大家喜欢-One has been proven correct digital filter source code, hope you like! !
de1_default 内含有ps2鼠标代码
- 很好的ps2鼠标源代码