资源列表
aman
- Clock registive register
vhdl_dlja_proektirovanija_vychislitelnyx_ustroyst
- vhdl dlja proektirovanija vychislitelnyx ustroystv sergienko a m
XAUI-Hspice[1]
- 10G 附属单元接口 （ standard for XGMII） 的实现-10G Attachment Unit Interface realized by hspice
FPGA-and-DS18B20
- FPGA与测温芯片DS18B20的通信实现，用verilog语言编写。有实际验证过的工程，有实验报告，有DS18B20的资料，适合快速了解。-FPGA chip with the DS18B20 temperature achieved with verilog language. Verified with the actual project, there are experimental reports, the DS18B20 data for quick understanding.
C8051IP.rar
- C8051IP.rar
FM_T
- 一个简单的FM调制模块，FM发射，用Verilog编写，基于Xilinx SPARTAN6 XC6LX9开发-A simple FM modulation modules for FM transmitter, using Verilog prepared, based on XILINX SPARTAN6 XC6LX9 Development
Verilog-uart
- Verilog状态机实现的串口串口收发模块 -Verilog state machine for uart
fifo
- 使用Verilog实现异步fifo的功能-Use Verilog implementation of asynchronous fifo functionality
s6_lcd_v
- FPGA实现的LCD接口，VHDL编程,FPGA芯片为ALtera公司的EP2c35
dac
- 基于FPGA实现对DA芯片的控制，以及时序的编写-FPGA control to DA chip
NoSocAdau1761_zyz
- 在Zedboard上测试Adau1761录放音 郑郁正 1. 这个项目来自网上：Zedboard_d base_project。 2. 项目不是vivado工程，而是ise工程。 3. 项目的功能是将PC机播放的声音从Zedboard的Line In声音口输入，从耳机口输出。 4. 不支持话筒输入，也就是Micphone不起作用。 5. 不支持LineOut喇叭口输出。 6. 输出音量可以通过sw0、sw1选择，组合支持四级音量。 测试上工程时，要制作
led_control
- 本实验箱采用的液晶显示屏内置的控制器为SED1520，点阵为122×32，需要两片SED1520组成，由E1，E2分别选通，以控制显示屏的左右两半屏。图形液晶显示模块有两种连接方式，一种为直接访问方式，一种为间接访问方式。本实验采用直接控制方式。 直接控制方式就是将液晶显示模块的接口作为存储器或I/O设备直接挂在计算机总线上。计算机通过地址译码器控制E1和E2的选通；读/写操作信号R/W有地址线A1 控制，命令/数据寄存器选择信号由地址线A0控制。 -The experimenta