资源列表
clock
- 数字钟VHDL源程序，有仿真图，源代码-VHDL digital clock source, there are simulation plans, source code, etc.
game
- 小游戏规则： led(0 to 3)是按一定规律不断发亮，每次只有一个灯亮，每个灯都和我们BASYS板上的四个按钮中的一个对应着，当Led(0 to 3)中的灯亮时，我们要按对相应的按钮时候，在led(4 to 7)中对应的按钮就会亮起，并且八段码显示的数字也相应的加上一，要是按错了led（4 to 7）灯不亮，且显示数字减1。-A small game in which LED(0 to 3) lights in turn. Just one LED turns on each tim
game
- 小游戏规则： led(0 to 3)是按一定规律不断发亮，每次只有一个灯亮，每个灯都和我们BASYS板上的四个按钮中的一个对应着， 当Led(0 to 3)中的灯亮时，我们要按对相应的按钮时候，在led(4 to 7)中对应的按钮就会亮起， 并且八段码显示的数字也相应的加上一，要是按错了led（4 to 7）灯不亮，且显示数字减1。-The rules of the game: led (0 to 3) is according to certain rules constant
TFT_24
- 简单的TFT刷屏实验，通过对TFT的时序控制，让它在红色和蓝色之间切换。经过简单的改造，可以作为更加强大的驱动模块。-TFT scraper simple experiments, the TFT timing control, it is switched between red and blue. After a simple transformation can be used as a more powerful drive module.
XilinxISE8.1SynthesisTutorial_Spartan3E
- A USEFULL TUTORIAL FOR SYNTHESIS USING XilinxISE8.1 FOR Spartan3E FPGA BOARD
CLK_TEST
- VHDL实现的8分频程序，经测试，在板上运行成功-8 divided clock
10_VerilogHDL(the-other-part)
- 超大规模集成电路的课件，非常有用，是西电的专业课的课件-learning material of VLSI
DAC
- 这是一段基于FPGA的dac转换代码。欢迎大家下载测试使用。(This is a section of FPGA based DAC conversion code. Welcome to download, test, use.)
hdl-2014_r2
- AD9361 IP核，Windows版本，Vivado2014.2(AD9361 IP core, used on Windows, Vivado2014.2)
led_test
- 基于Verilog硬件语言的流水灯设计，可以实现4个led灯按照流水灯的形式闪亮。(ased on the flow lamp design of Verilog hardware language, 4 LED lights can be realized in the form of flowing light.)
Verilog
- Verilog中文教程，从语法开始讲解，通俗易懂-Chinese Verilog tutorials, starting from the grammar to explain, easy to understand
VHDL-Handbook
- vhdl使用手册 ，不清楚的时候方便下载-vhdl handbook