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clock
- 设计一台能显示时、分、秒的数字电子钟，具体要求如下： （1）时计数器用24进制计时电路，分、秒计数器用60进制计分、计秒电路； （2）可手动校时，能分别进行时、分的校正； （3）能实现整点报时功能。 -Design a table can display hours, minutes and seconds of digital electronic clock, the specific requirements are as follows: (a) when the cou
VerilogHDLdigitaldesigncode
- Vlerilog HDL高级数字设计源码，有兴趣者可以来看看，保证是完整版
6UIO2
- 此程序为计算机开关量板卡的CPLD程序，仅供参考。-The program for the computer switch board and CPLD program, for reference only.
verilogAlwaysblockexplanation
- verilog下always模块的介绍，以及怎么用always模块实现组合逻辑和时序逻辑，阻塞和非阻塞的深入介绍。-verilog：always block introduction
EthernetMAC10100Mbps.tar
- ethernet 10 0M MAC-ethernet MAC 10,100 M
pingpong
- 用VHDL写的一个乒乓球游戏机的源程序。-Use VHDL to write a table tennis game of the source.
ethernet.tar
- 以太网的vhdl和verilog代码，供大家学习-Ethernet VHDL and Verilog code for everyone to learn
CPRI
- xilinx的cpri的IP核，用fpga实现，有pdf说明文档
VerilogHDL
- 一些很有用的verilog源码 希望对大家有帮助- some very useful source of Verilog， I hope it is helpful to all of us 。
sin_gnt
- 用FPGA实现的正选信号发生器，可以用于后续实验的信号源-sin_gnt
stopwatch9_02-_2---worked
- 一个基于DE1开发板制作的秒表，拥有启动，暂停，停止功能 内置寄存器，可以在计时是存储显示当前时间-DE1 development board based on the production of a stopwatch with start, pause, stop, features built-in registers that can be stored in the timing display the current time
VerilogHDLsource
- Verilog HDL 高级数字设计源码-Advanced Digital Design Verilog HDL source