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vhdl1.rar
- 设计一个四路数据选择器,其功能是将四组不同的数据按要求选择一个输出.输出的那组数据有两个控制信号决定,其真值表如下: 数据选择控制端 输出的数据 Input0 Input1 output 0 0 output0 0 1 output1 1 0 output 2 1 1 output 3, Designs four ways according to the selector, its function is chooses four groups of different data accor
fpga_DESIGN_examples
- 自己收集的常用的FPGA模块设计，大家分享啊 异步FIFO设计/伪随机序列应用设计/积分梳状滤波器(CIC)设计/伽罗华域GF（q）乘法器设计/除法器设计/常用加法器设计/常用乘法器设计/RS(204,188)译码器的设计/CORDIC数字计算机的设计-Common FPGA module design your own collection, to share ah Asynchronous FIFO design/application design pseudo-random s
8255compile
- 对8255的三个I/O接口进行单个运行并仿真，测试准确可用，并进行了截图。-Three of the 8255 I/O interface to a single run and simulation, test accuracy available, and were shot.
vga_verlig
- 一个模拟视频输入转VGA视频输出的Verilog程序,经过验证-vga verilog ,already pass
CRC
- CRC算法和c语言实现,介绍很详细，不错，可以参考-CRC algorithm and c language, very detail
ppx16_0146
- pic core in vhdl contient tous les descr iption des composants du pic 16f84 -pic core in vhdl contient tous les descr iption des composants du pic 16f84
GAL
- 一个组合逻辑实例,完成地址选择,读写信号产生等时序
DES-HDL
- 用HDL实现的DES加密算法，通过前仿真，希望对大家有帮助-HDL implementation of the DES with the encryption algorithm, by pre-simulation, we want to help
DES-source-code-by-HDL
- HDL实现的DES算法，及相关的Test bench激励文件-HDL achieve the DES algorithm, and the related documents incentive Test bench
CRC32
- CRC32 Vhdl component
clockbyvhdl
- 在xilinx的ise环境下用vhdl编写的一个时钟程序。-in the environment and ideally with the preparation of a VHDL clock procedures.
altera_up_avalon_ps2
- 花了半个月才改好的Atera DE1/DE2 ps2 IP 驱动核。放在FPGA工程目录下可以直接使用。本IP能够驱动PS/2键盘和鼠标。使用时只要调用HAL目录下的文件即可以直接使用！