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ADcaiyang
- A/D采样控制模块设计 A/D采样控制模块负责控制外部ADC0809芯片多路模拟输入量的选通以及实现对A/D采样过程的合理控制。此部分的设计根据《EDA技术与VHDL》P211——P212的例8-2编写，所不同的是这里将书中“ADDA<=1”的赋值语句改为“ADDA <=EN”，EN是所设置的输入按键用来控制INO与IN1间的通道选择。
cic_dec_8_three
- 8位三级CIC抽取滤波器，VHDL语言版~-8 three-CIC decimation filter
stampsalers
- 本压缩包含有一个自动售邮票机，可以选择购买6角，8角的邮票。 可以投入1角，5角，1元的硬币，改程序可实现自动找零，所选邮票面值显示（对应二极管发光），投币不足可以退币
alu_t
- test bench for alu 6 functions
quanjia
- 一位全加器 一位全加器 -A full adder a full adder a full adder a full adder
shifter
- 用vhdl语言采用时序电路(移位寄存器)的方式实现（7，4）循环码编码器-Vhdl language used by the timing circuit (shift register) way to achieve (7,4) cyclic code encoder
sine_package
- ve verilog va tai lieu
ser_test
- 用Moore状态机测试序列1110010-Test the series"1110010" in Moore FSM
jkff.vhd.txt
- JK FLIT-FLOPbianyi jian dan li ti
SIPO-PISO-register
- Package contains two VHDL module: one for serial in and parallel out (SIPO) register and other for parallel in and serial out (PISO) register.
image
- 用来产生bayer彩色格式的图像测试程序，可生成彩色条纹，2tap输出-Bayer color format used to generate the image of a test program that can generate colored stripes, 2tap output
async_fifo
- 用verilog编写的简单异步fifo。可以给初学者用来学习fifo的初步工作原理。（不能直接使用。）-Verilog prepared by the simple asynchronous fifo. Can be used for beginners to learn fifo the initial working principle. (Can not be used directly.)