资源列表
PROJECT
- 这是LVDS的测试源文件，经运行后正确。-this is a lvds Programme.
mult
- 这是一个mult源文件，用verilog语言写的，经过仿真正确。-This is a mult programm.
lvds
- 这是一个LVDS程序源文件，经过仿真正确。-this a LVDS source programme.
voter
- 这是一个多人投票表决器程序，经过仿真正确。-this is a majority_voter programme.
spi_test
- 这是一个完整的spi_test测试程序，经过仿真。-This is a spi_test programme.
spi_fpga
- 这是一个Verilogde SPi接口应用程序，经过仿真。-This is a SPI interface programme.
0000000000000
- 这是一个简单的滤波程序，可以完成高频信号的滤除～-This is a filter programme!
0917afifo_s
- 采用同步异步信号的方式，将两个CLK统一到同一个时钟下工作，用同步FIFO实现异步FIFO-Asynchronous signals using synchronous way, two a clock CLK to the same uniform to work, using synchronous FIFO Asynchronous FIFO
armledctl
- EPM240+IS61LV1024+VERILOG实现LED显示控制,1红+1绿,1280*512,与AT91SAM7S64接口-EPM240+ IS61LV1024+ VERILOG to achieve LED display control, 1 red+ 1 green, and 1280* 512, and AT91SAM7S64 Interface
FPGA2-4
- 华清远见视频，FPGA入门视频第二讲第4部分-Huaqing vision video, FPGA Introduction Video Part 4 of the second stress
PCK_CRC16_D8
- VERILOG的CRC代码,节约资源,高效.欢迎提意见-good verilog for crc,is good for fpga.welcome to down
FPGA2
- 华清远见FPGA 第2讲、FPGA设计入门2 视频-Huaqing vision FPGA Part 2, FPGA design entry-2 video