资源列表
LTC1196
- 实现ltc1196,并将串行输出的改为并行输出-Achieve ltc1196, serial and parallel output of the changed output
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- 一种基于移位寄存器的CAM的VHDL实现,提供下载.-A shift register based on the CAM of VHDL, providing download.
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- PLD内部锁相环,解决方案,方法介绍,设计思想.-PLD internal phase-locked loop, solutions, methods, the design idea.
FPGA444555443
- 基于FPGA的全数字锁相环设计,内有设计过程和设计思想-FPGA-based all-digital phase-locked loop design, with the design process and design thinking
fpga1223344
- 基于FPGA的分频器,可以根据更改参数,实现不同倍数的分频.-FPGA-based prescaler, can change the parameters, different multiples of the sub-frequency.
EDA
- 基于VHDL语言，用Top_Down的思想进行设计的数字钟。-Based on the VHDL language, using design thinking Top_Down the digital clock.
QUARTUSoksample
- 一个完整的QUARTUS设计例子,初学QUARTUS的人必看-Quartus a complete design example, a person must-see novice Quartus
VHDLyushizgp
- 《VHDL与数字电路设计》配套光盘,可以实际调用-err
VHDL
- 这是一个用VHDL写的小程序，适合与初学都学习和使用！-This is a small program written in VHDL, suitable for beginners and are learning and use!
SHUZIMIAOBIAO
- 秒表的逻辑结构比较简单，它主要由、显示译码器、分频器、十进制计数器、报警器和六进制计数器组成。在整个秒表中最关键是如何获得一个精确的100Hz计时脉冲，除此之外，整个秒表还需要一个启动信号和一个归零信号，以便能够随时启动及停止。 秒表有六个输出显示，分别为百分之一秒，十分之一秒、秒、十秒、分、十分，所以共有6个计数器与之对应，6个个计数器全为BCD码输出，这样便于同时显示译码器的连接。当计时达60分钟后，蜂鸣器鸣响10声。 -Stopwatch logical structure is
FPGAkaifashilidaohang
- 《FPGA数字电子系统设计与开发实例导航》的配套光盘，Verilog编写，USB、I2C、MAC的接口设计-"FPGA digital electronic system design and development examples navigation" matching discs, Verilog prepared, USB, I2C, the MAC interface design -err
DigitalClock
- VHDL的数字时钟程序 24小时计数显示； 具有校时功能（时，分） ； 实现闹钟功能（定时，闹响）；-VHDL digital clock counting procedures showed that 24 hours with a school function (hours, minutes) the realization of an alarm clock function (timing, downtown ring)