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  1. Xilinx_FPGA

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  2. 介绍了FPGA设计全流程:Modelsim>>Synplify.Pro>>ISE-Introduced the entire FPGA design process: Modelsim>> Synplify.Pro>> ISE
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-17
    • 文件大小:213.12kb
    • 提供者:chencheng
  1. taxi_FPGA

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  2. 在FPGA上实现的出租车计价器VHDL源代码 能实现里程计价、误时计价等功能-Realized in the FPGA Taximeter VHDL source code to achieve mileage pricing, misuse of pricing and other functions when
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-14
    • 文件大小:3.91kb
    • 提供者:chencheng
  1. FPGA_signal_general

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  2. 摘 要:介绍了直接数字频率合成 (DDS) 技术的基本原理,给出了基于Altera公司FPGA器件的一个三相正弦信号发生器的设计方案,同时给出了其软件程序和仿真结果。仿真结果表明:该方法生成的三相正弦信号具有对称性好、波形失真小、频率精度高等优点,且输出频率可调。 关键词:直接数字频率合成;现场可编程门阵列;FPGA;三相正弦信号-Abstract: Direct Digital Synthesis (DDS) technology, the basic principles are giv
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-05
    • 文件大小:99.66kb
    • 提供者:赵文
  1. verilog+

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  2. verilog大量实例,深入浅出的给你介绍具体编程思想-Verilog examples and simple to introduce you to the specific programming ideas
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-25
    • 文件大小:155.88kb
    • 提供者:zxd
  1. Alog

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  2. 用于实现超声回波数据的对数压缩处理,用ALTERA QUARTUSII5.1以上版本软件可以打开-For the realization of ultrasonic echo data on the number of compression, using ALTERA QUARTUSII5.1 above software can open
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-02
    • 文件大小:630.56kb
    • 提供者:项四平
  1. travel

    0下载:
  2. 自己做的vhdl课程设计,交通灯:实现主干道倒计时,分别为30,20,5秒,分情况:当主干道有车时,红黄绿交替,当只一个道路上有车时,那个道的交通灯变绿色,利用max+plus2做成,使用flex8000,epf8282alc84_4只用加一个38译码器模块即可,使用别的板子也可以运行-VHDL to do their own curriculum design, traffic lights: the realization of the trunk road countdown, 30,20
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-02
    • 文件大小:517.67kb
    • 提供者:安治州
  1. dividend4

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  2. 本设计是一个八位被除数除以四位除数,得到不超过四位的商的整数除法器。被除数、除数、商和余数都是无符号整数。-The design is an eight dividend divided by the divisor of four, to be not more than 4 business integer divider. Dividend, divisor, and remainder are unsigned integers.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-25
    • 文件大小:474.58kb
    • 提供者:howardmu123
  1. clocksystem

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  2. 本文件是针对了解闹钟控制系统而写的一个VHDL源代码。-This document is aimed at understanding clock control system and write a VHDL source code.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-18
    • 文件大小:4.5mb
    • 提供者:Mace
  1. jtd

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  2. 交通灯控制程序.实现十字路口的交通灯控制.使用vhdl编写,使用方便.-Traffic lights control procedures. The realization of the traffic signal controlled crossroads. The use of VHDL to prepare and easy to use.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-03
    • 文件大小:701.39kb
    • 提供者:good
  1. TINY3

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  2. verilog 编写的tiny cpu 代码,可实现简单的指令和计算-Verilog prepared tiny cpu code, can be simple instructions and the calculation
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-09
    • 文件大小:1.58mb
    • 提供者:songbo
  1. DE2_TV

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  2. 基于DE2 development board的工程用来显示N制的电视信号。-DE2 development board based on the engineering system used to display television signals N.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-29
    • 文件大小:136.52kb
    • 提供者:qdz
  1. chuzuchejijiaqi

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  2. 该出租车计价器可实现里程计费,设计者完成出租车计价器的硬件和软件设计。-It can be realized Taximeter metered, designers Taximeter complete hardware and software design.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-03
    • 文件大小:499.32kb
    • 提供者:海饼干
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