资源列表
timeclk
- 数字时钟数码管显示时分秒，每一个小时蜂鸣器响2秒，课程设计，验证通过-Digital clock digital display minutes and seconds, every hour the buzzer 2 seconds, curriculum design, verification by
nios2_fpga
- Altera nios2 proj example
fpudouble.tar
- Floating point unit in VHDL
VHDL-slide-part6
- a good FPGA and VHDL tutorial course slides ,part6
VHDL-slide-part5
- a good FPGA and VHDL tutorial course slides ,part5
VHDL-slide-part4
- a good FPGA and VHDL tutorial course slides ,part4
RTS
- state machine example for fpga in vhdl
siluqiangdaqi_FPGA_Quartus-II
- 实现四路抢答，电路具有第一抢答信号的鉴别和锁存功能,在主持人将复位按钮按下后开始抢答，并用EDA实训仪上的八段数码管显示抢答者的序号，同时扬声器发出“嘟嘟”的响声，并维持3秒钟，此时电路自锁，不再接受其他选手的抢答信号。 一个计分电路，每组在开始时设置为100分，抢答后由主持人计分，答对一次加10分，答错一次减10分。 设计一个犯规电路，对提前抢答和超时抢答者鸣喇叭示警，并显示犯规的组别序号。-Achieve four answer. The circuit have a first
uart19200
- uart串并转换bps19200 pra-uwr write_trige rxclk recv_finish clk 50MHz ref 25Mhz when bps=19200
DACteste
- Running a test on a DAC via verilog
pll
- 一个基于FPGA的载波同步环的设计，开发语言Verilog，开发工具ISE 14.7，可用于FM接收机中，典型SDR项目-An FPGA-based carrier synchronization loop design, development language Verilog, development tools ISE 14.7, FM receivers can be used, typically SDR project
FM_T
- 一个简单的FM调制模块，FM发射，用Verilog编写，基于Xilinx SPARTAN6 XC6LX9开发-A simple FM modulation modules for FM transmitter, using Verilog prepared, based on XILINX SPARTAN6 XC6LX9 Development