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dongtaishumaguan
- 用verilog HDL编写的基于fpga的动态数码管显示程序。-Verilog HDL prepared with fpga based digital control of dynamic display program.
Alarm
- 用verilog HDL 写的时钟程序，在DE2上实现了。-Alarm program based on Verilog HDL, run on DE2 Board
DW8051_ALL
- 包中包括, DW8051完整的Verilog HDL代码 两本手册: DesignWare Library DW8051 MacroCell, Datasheet DesignWare DW8051 MacroCell Databook 三篇51论文: 基于IP 核的PSTN 短消息终端SoC 软硬件协同设计 Embedded TCP/ IP Chip Based on DW8051 Core 以8051为核的SOC中的万年历的设计 -DW8051 is desi
Impulse_fft_hw
- ImpulseC Codeveloper fft code. This file implements the hardware portion of a 256 sample FFT using a radix-4 algorithm. This implementation demonstrates that results similar to hand-coded HDL can be achieved using the C language, and without using
A_bit_serial_data_transmitter
- 比特序列传送模块 把输入的八位比特数据 做循环后每个比特输出 详细请看英文描述-• To create Verilog-HDL modules written in the RTL style appropriate for both simulation and synthesis, for the various component parts of an Asynchronous Serial Data Transmitter. • To verify th
Heilbronn_Visit_Design
- 海尔布伦 访问状态机 设计 用FSM方式 verilog HDL 语言描述-Heilbronn Visit Design Digital Combination Lock
TRL_Design_of_a_asynchronous_bit_serial_data_trans
- RTL 异步数据传送模块 用verilog HDL 语言描述 输入为八比特数据，执行操作后异步每比特输出。-• To create Verilog-HDL module written in the RTL style appropriate for both simulation and synthesis, for an Asynchronous Serial Data Transmitter. • To verify the correct behavi
shifter
- 移位运算器SHIFTER 使用Verilog HDL 语言编写，其输入输出端分别与键盘/显示器LED 连接。移位运算器是时序电路，在J钟信号到来时状态产生变化， CLK 为其时钟脉冲。由S0、S1 、M 控制移位运算的功能状态，具有数据装入、数据保持、循环右移、带进位循环右移，循环左移、带进位循环左移等功能。 CLK 是时钟脉冲输入，通过键5 产生高低电平M 控制工作模式， M=l 时带进位循环移位，由键8 控制CO 为允许带进位移位输入，由键7 控制:S 控制移位模式0-3 ，由键6 控制
VHDL
- vhdl的上机手册，对刚开始学hdl的朋友比较实用。-vhdl-on manual, just started to learn more practical friend hdl.
moore
- 主要介绍moore状态机的详细功能及应用，程序是用hdl写的！-Moore state machines are introduced in detail the function and application of the procedure is written hdl!
HDLcodingstyle
- verilog HDL 代码综合风格，非常适合初学者-verilog HDL code integrated style, very suitable for beginners
SY10
- 本文介绍了乐曲演奏电路的设计与实现中涉及的CPLD／FPGA可编程逻辑控件,开发环境MAX+PLUSⅡ,硬件描述语言HDL以及介绍了在MAX+PLUSⅡ的EDA 软件平台上, 一种基于FPGA 的乐曲发生器的设计方法, 并给出了设计的顶层电路图和底层模块的VHDL（或AHDL）源程序。该设计的正确性已通过硬件实验得到验证。 -The musical performance circuit’s design and implement Abstract: This paper introd
statemachine
- 用verilog HDL实现状态机的设计-Verilog HDL make the state machine come true
Linux_bc
- 对vga接口做了详细的介绍，并且有一 ·三段式Verilog的IDE程序，但只有DMA ·电子密码锁，基于fpga实现，密码正 ·IIR、FIR、FFT各模块程序设计例程， ·基于逻辑工具的以太网开发，基于逻 ·自己写的一个测温元件（ds18b20）的 ·光纤通信中的SDH数据帧解析及提取的 ·VHDL Programming by Example（McGr ·这是CAN总线控制器的IP核，源码是由 ·FPGA设计的SDRAM控制器，有仿真代码 ·xili
CCDDRIVE(TCD1206UD)
- 关于一款线阵CCD TCD1206UD 的驱动设计，波形符合工作要求-On how the system in SOPC using HDL language development from a custom IP core
Verilog-HDL-code
- verilog 经典例子的源码 非常适用于初学verilog的朋友们-classic example of verilog source code
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- Verilog HDL中关于赋值语句的ppt-ppt on Verilog HDL assignment statements
16weijiafaqi
- 本程序是在一位全加器的基础上设计一个16位的加法器,用Verilog HDL语言描述.-This procedure is a full-adder based on the design of a 16-bit adder, using Verilog HDL language to describe.