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mul
- 在gf(2^13)中，固定因子乘法器（基于自然基，0-128）
1
- 高效结构的多输入浮点乘法器在FPGA上的实现
mcudesigne
- msp各个模块源码 如定时器，COM，硬件乘法器比较器USART,ADC.
MulPar
- 八位乘法器VHDL语言实现。使用的工具的ISE7.1，实现八乘八的位相乘。
vhdl
- 用VHDL语言编写的一个乘法器校程序 是基于BOOTH算法的
AD633
- AD633 器件资料---------------- 四象限模拟乘法器，需要的都来下吧
multiplier
- booth乘法器： 16*16有符号乘法器，Booth编码，简单阵列，Ripple Carry Adder
systolic
- 脉动乘法器：一个GF(2m)域上的Digit-Serial 脉动结构（Systolic）的乘法器
multiplier
- 8*8乘法器及其测试：采用booth编码的乘法器：1． ultipler_quick_add_4 即4位的并行全加器，在这里主要起了两个作用：第一个是在求部分积单元时，当编码为3x时用来输出部分积；另外一个是在将部分积加起来时，求3到6位时所用到。 2． ultiplier_quick_add_5 即5位的并行全加器，这里用来分别计算积的7到11位和12到16位。 3． ultiplier_unit_4 这个模块是用来实现部分积的，每一个模块实现一个部分积的4位，因此一个部分
16_multi
- 16*16有符号乘法器的 编码方式：Booth编码， 拓扑结构：简单阵列 加法器：Ripple Carry Adder
32_bit_cpu
- 两条5级的并行流水线，乘法器还有一个简单的中断系统（带一个中断管理的‘操作系统’吧），再加上一个编译器。 主要是说明一下CPU的设计方法，还有一些简单的模块例如加法器，乘法器
8
- 移位相加8位硬件乘法器电路设计 乘法器是数字系统中的基本逻辑器件，在很多应用中都会出现如各种滤波器的设计、矩阵的运算等。本实验设计一个通用的8位乘法器。
chap8
- 常用经典典型电路，如全加器，乘法器，如何减小资源
multiply
- 好用的浮点乘法器，可完成32位IEEE格式的浮点乘法，经过仿真通过
multi_vhdl
- 四位乘法器的VHDL源程序-four Multiplier VHDL source
risc_cpu
- 8位risc cpu的编写，使用quartus软件对其进行写入，里面内置乘法器、除法器等模块
VHDLshili
- 本压缩包里含有一4位乘法器及PDF书记一本，其中PDF书记钟含有百例各种VHDL实例
multi8x8
- 实现了VHDL乘法器，8位乘法操作的完成
xor_mul
- 使用列表法，VHDL语言实现的基于多项式基的有限域乘法器，用于AES算法等对有限域乘法有要求的算法
jfqs_multiplier
- 使用加法器树乘法器实现8位乘法运算，VHDL语言予以实现