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rc6_avr
- AVR单片机的优化RC6 加密算法（速度快，其优化思想绝对值得学习） 在有128bytes RAM 的AVR单片机上执行 rc6 16/10/8(16 bit/10 rounds/8 bytes keys) * 对多数代码进行了 C 语言优化，对数据相关循环移位，模乘等用ASM优化 * 在4MHz无乘法器的AVR上得到平均 1172 Bytes/s的加解密速度。 * 编译器: AVR-G-AVR optimization RC6 encryption algorithm
booth_mul
- 一种可以完成16位有符号／无符号二进制数乘法的乘法器。该乘法器采用了改进的Booth算法，简化了部分积的符号扩展，采用Wallace树和超前进位加法器来进一步提高电路的运算速度。本乘法器可以作为嵌入式CPU内核的乘法单元，整个设计用VHDL语言实现。-a 16 to be completed with symbols / unsigned multiplication of the number of binary multipliers. The multiplier used to impr
statemachine_mult
- veilog实现的状态机乘法器.可以参考-veilog achieve the state machine multiplier. Can reference
pipemult
- 该源码实现了一个8*8位的乘法器，在实现的过程中用到了宏单元-the source to achieve an 8 * 8 Multiplier that in the process modules used Acer
Booth_Multiplier
- 布斯乘法器的VHDL程序,下載後直接解壓縮複製貼上到你的EDATOOL就可以.-Booth multiplier VHDL procedures downloaded directly extract copy affixed to the EDATOOL you can.
VHDL5
- 加法器 乘法器电路 除法器电路设计 键盘扫描电路设计 显示电路-Adder multiplier circuit divider circuit design keyboard scan circuit design show circuit, etc.
mutli20
- 一个乘法器的程序,经过调试的,非常好用的,去看看.-a multiplier procedures are followed, debugging and very useful, and see.
xapp195
- signed_mult乘法器通常用于DSP设计。但由于赛灵思的FPGA架构中包含有-signed_mult multiplier is used DSP design. But Xilinx FPGA architecture contains
zhengxianxinhaofashengqi
- 本系统基于直接数字频率合成技术；以凌阳SPCE061A单片机为控制核心；采用宽带运放AD811和AGC技术使得50Ω负载上峰值达到6V±1V；由模拟乘法器AD835产生调幅信号；由数控电位器程控调制度；通过单片机改变频率字实现调频信号，最大频偏可控；通过模拟开关产生ASK、PSK信号。系统的频率范围在100Hz～12MHz,稳定度优于10-5，最小步进为10Hz
mul6
- 用vhdl语言设计CPU中的一部分：乘法器的设计，包括多种乘法器的设计方法！内容为英文-design using VHDL language part of the CPU : multiplier design, Multiplier including multiple design! As for the English
codeofvhdl2006
- 【经典设计】VHDL源代码下载～～ 其中经典的设计有：【自动售货机】、【电子钟】、【红绿灯交通信号系统】、【步进电机定位控制系统】、【直流电机速度控制系统】、【计算器】、【点阵列LED显示控制系统】 基本数字逻辑设计有：【锁存器】、【多路选择器】、【三态门】、【双向输入|输出端口】、【内部（缓冲）信号】、【编码转换】、【加法器】、【编码器/译码器】、【4位乘法器】、【只读存储器】、【RSFF触发器】、【DFF触发器】、【JKFF触发器】、【计数器】、【分频器】、【寄存器】、【状态机】
LPM
- 12乘12的乘法器 采用adhl语言编写-12 x 12 multiplier used adhl language
wbm
- 用walsh算法实现的符号数乘法器,asic流片时,可以不用公司的付费乘法器的ip core.-algorithm using the symbols multiplier, HDL-piece quantities. it is not necessary for the company's paid Multiplier ip core.
VHDL语言写的简易计算器
- 用VHDL写的简易计算器，包括加减乘除，除法器用加法器和乘法器组成-Write simple calculator with VHDL, division, including add, subtract, multiply and divide adder on time-multiplier and used
VHDL
- 本代码为用VHDL语言设计实现加法器、减法器、乘法器，并提供了模块图，进行了波形仿真。-This code is for the use of VHDL Language Design and Implementation of adder, subtracter, multiplier, and provides a block diagram carried out a wave simulation.
multi
- 基于Verilog HDL 的乘法器，可以实现一些功能的计算(Multiplier based on Verilog HDL)
multiplier
- Booth乘法器是属于位操作乘法器，采用流水线结构实现(The Booth multiplier is a bit-operated multiplier that is implemented in a pipeline structure.)
矩阵乘法器
- 基于乘法器ip核实现的矩阵乘法器，最大支持16*16的矩阵，基于VHDL编写，仅支持整数，浮点数类型请自行添加浮点数IP核支持。
乘法器testbench
- 用于相关四位二进制乘法的简单乘法器仿真使用的testbench