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VHDL_add_4
- 本程序完成带进位输入输出的四位二进制加法运算，编程思想采用真值表转换成布尔方程式，利用循环语句将一位全加器编为四位加法器。
ADD
- 在MAX+PLUS II环境下用VHDL编写的加法器
16bitadder
- 16位快速加法器verilong实现，很值得一看~
adder
- 此程序为用VERLOG HDL编写的一个完整的3位加法器。
eecadd_8
- 此程序用VHDL语言编写，在四位加法器基础上完成8位二进制加法，输出是BCD码
add_16_bcd
- 此程序采用VHDL语言，完成在16位十六进制加法器的基础上将输出进行BCD码转换，实现输出是BCD码的16位二进制加法器
add_32_bcd
- 此程序采用VHDL语言，完成在32位十六进制加法器的基础上将输出进行BCD码转换，实现输出是BCD码的32位二进制加法器
eecadd_8
- 此程序采用VHDL语言，利用元件例化语句，在带BCD码转换的4位加法器的基础上完成8位加法器的例化
add2
- 两个4bit超前进位加法器实现8bit加法器
RSencode
- 包含RS（10，8）的verilog源程序，加法器的verilog源程序，卷积码的verilog源程序
SIMTUT_TB.VHD
- 用StateCAD设计一个“串进并出的加法器”状态机，并使用StateCAD测试激励生成器设计测试激励，验证该状态机，掌握完整的StateCAD设计流程.
bdf
- 8位加法器的实现，仿真通过，并且包括仿真文件，在quartusii7.1下调试通过
shift-mul
- 在算法级对用多进程实现移位加法器，已经验证
Verilog_example
- 本文件包括多路选择器器建模，译码器实验程序，加法器实验程序，比较器实验程序，计数器建模，I2C接口标准建模源码，串行接口RS232标准建模源码标准，LCM建模源码，时钟６分频源码，串并转化源码。 ，对于硬件设计初学者来说有一定的参考价值。
eda
- 用VHDL编的两位BCD加法器用VHDL编的两位BCD加法器
16_multi
- 16*16有符号乘法器的 编码方式：Booth编码， 拓扑结构：简单阵列 加法器：Ripple Carry Adder
20062495959
- 时钟信号输入端，要求编制一个顶层文件，产生具有自动加一功能的地址加法器
070624
- 时钟信号输入端，要求编制一个顶层文件，产生具有自动加一功能的地址加法器
trueif
- 一个超前进位加法器（及其testbench) .v文件
add_overflow
- 一个带overflow功能的加法器的实现，采用Matlab+Simulink