资源列表
verilogfile
- 四选一MUX 电路。作为寄存器或者其他电路的输入选择控制。也是ASIC 设计中的基本门电路之一。-4-1 MUX, used as register or input controller.
verilogfile
- 现有16 位寄存器。初始值为0。每个时钟周期寄存器的值会左移1位，并且将输入的数据data_in 作为寄存器的最低位，寄存器原来的最高位将被丢弃。要求每个周期实时输出该16 位寄存器对7 求余的余数data_out[3:0]。-16-bit mod-7 divider.
sdr
- 全数字OQPSK解调算法的研究及FPGA实现 论文介绍了OQPSK全数字接收解调原理和基于 软件无线电设计思想的全数字接收机的基本结构，详细阐述了当今OQPSK数字 解调中载波频率同步、载波相位同步、时钟同步和数据帧同步的一些常用算法， 并选择了相应算法构建了三种系统级的实现方案。通过MATLAB对解调方案的 仿真和性能分析，确定了FPGA中的系统实现方案。在此基础上，本文采用Verilog HDL硬件描述语言在Altera公司的QuartusⅡ开发平台上设计
vgaverilog
- 本程序实现了基于FPGA/CPLD的VGA显示设计，简单易懂，可以输出8种颜色，即3位RGB颜色，共8种组合。连接FPGA的VGA口和液晶等显示器即可观察实验现象。-This procedure implemented based on FPGA/CPLD' s VGA display design, easy to understand, you can output 8 colors, the three RGB colors, a total of 8 combinations. FPGA
EPM240
- 开发板配套教程里的很多个实验 方便从初学开始 含有VHDL和verilog HDL语言-Development board supporting the many tutorial easy experiments start from the beginner with the language VHDL and verilog HDL
Viterbi_Verilog
- viterbi译码的verilog实现,提供相应的原程序代码和testbench -viterbi decoder verilog implementation
Project2_Template
- 用MATLAB下集成的XILINX模块判断是否是完美数-USE THE BLOCKS OF XILINX TO JUDGE A PERFECT NUMBER
VESA-VGA
- VESA VGA时序标准，介绍各种VGA时序。-VESA VGA timing standards, introduce a variety of VGA timing.
24x24-booth
- 可用的24位x24位的booth乘法器的verilog代码-24X24 booth muplily
EPM7032
- 本文介绍一种用Altera公司的可编程逻辑器件EPM7032，在MAX＋PlusⅡ开发环境下采用VHDL语言以及ByteBlaster在线可编程技术来实现自动交通控制系统的方法。该设计中采用的自顶向下的设计方法同样适用于复杂数字系统的设计。 -VHDL语言以及ByteBlaster在线可编程技术来实现自动交通控制系统的方法。该设计中采用的自顶向下的设计方法同样适用于复杂数字系统的设计。
BPSK
- 用于BPSK调制的自行设计，说明如下： 1.matlab.txt中的程序是matlab平台下的.mat格式。目的是输出一个64*4的矩阵，矩阵的每个元素都为0~255间的整数。矩阵每行的四个数是一个码元的四个抽样点的量化值。但由于当前码元通过升余弦滤波系统时，受到前后共6个码元的共同影响，所以是由6个码元共同决定。这6个码元是随机的，可能是0也可能是1（双极性时可能是-1也可能是+1），故6个码元共2^6=64种情况，所以产生的矩阵是64*4。最后逐行输出这256个数。 2.
Verilog_SPI_SD_controler
- 非常全面详细的SPI接口的verilog源代码-Very comprehensive and detailed source code verilog SPI interface