资源列表
FSM
- Verilog编写的FPGA有限状态机一段式描述。-The FSM of FPGA based on Verilog.
lcd1602
- FPGA VHDL LCD1602驱动，已验证-FPGA VHDL LCD1602 driver, verified
fpga calculate
- 基于FPGA的建议运算器，可以实现加、减、乘等算术运算，通过开发板输入输出
fpga usb
- 基于fpga的usb端口verilog调试程序,可利用键盘鼠标控制开发板的一些动作
timer
- 使用Verilog编程的秒表，使用basys2板子，同时支持两个秒表计时，有暂停复位功能，计时在七段数码管上显示。-Using Verilog programming stopwatch, use basys2 board, while supporting the two stopwatch with pause reset function, time on the seven-segment LED display.
clock
- VHDL语言，数字钟实现时分秒计数，能够通过按键调整时间-VHDL language, when every minute counts achieve digital clock, the time can be adjusted through the key
fpga_spi
- 利用FPGA实现spi通信协议,通过modelsim仿真-Using FPGA to achieve spi communication protocol
tt_nios2_multiprocessor_design
- 基于SOPC的多核设计例子，SOPC可发人员可参考-Examples of multi-core design based on SOPC, SOPC can send staff can refer
bandpassfilter
- FPGA的滤波器设置，采用将系数直接量化，测试过-FPGA filter settings, using the coefficients directly quantified, tested
Sonic_2
- FPGA开发超声波测距，可改写工业探伤或倒车测距等系统，quartus2下选择EP2C5Q208C8（CycloneⅡ） 支持目前淘宝上能买到的所有4-5针超声波模块 应用cycloneⅡ自带除法模块 开发板为有光技术YG2.1 生成电路规模较小 ！！注意：移植程序仅需重新约束数码管和超声波模块的针脚-Ultrasonic Ranging FPGA development, industrial inspection or reverse rewritable ranging
AnJian_1602
- 计算器设计。采用了现场可编程逻辑器件FPGA设计，并基于VHDL语言实现加减乘除功能，并用十进制显示在数码管上。计算部分为加法器、减法器、乘法器和除法器组成。使用Altera公司的QuartusII开发软件进行功能仿真并给出仿真波形，并下载到试验箱,用实验箱上的按键开关模拟输入，用数码管显示十进制计算结果。通过外部按键可以完成四位二进制数的加、减、乘、除四种运算功能，其结果简单，易于实现。-Calculator design. Using a field programmable logic d
booth_mult
- 4*4booth乘法器设计，测试模块，已经通过验证，内有注释，有利于理解booth乘法器原理。-4* 4 booth multiplier design, test module has been validated, there are notes, useful in understanding the booth multiplier principle.