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  1. DE2_LCM_CCD_detect_b

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  2. 本程序基于Altera公司的DE2平台完成仓库的实时监控并对移动的目标进行自动识别和报警的FPGA设计,研究重点就是图像采集和移动目标识别的FPGA实现。采用Altera公司的DC2模版对视频进行采集并将采集到的图像信息进行缓存,通过监视器实时显示,采用帧间差分法对采集到的帧图像进行运动检测,当仓库中有运动情况的时候,两个图像间灰度会出现异常,通过对灰度异常的侦测完成仓库移动目标的识别并蜂鸣器报警。-Complete real-time monitoring of the warehouse a
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2014-09-11
    • 文件大小:18.58mb
    • 提供者:wangyi
  1. 8.19-elevator

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  2. 电梯控制器VHDL程序与仿真 Elevator controller VHDL program and simulation -Elevator controller VHDL program and simulation
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-17
    • 文件大小:158.45kb
    • 提供者:ll
  1. C51

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  2. mc8051在xilinx nexys3上的移植,包括ROM和RAM-mc8051 xilinx nexys3
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-14
    • 文件大小:3.02mb
    • 提供者:汪伟
  1. Nexys3_EDK_GPIO_UART

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  2. xilinx nexys3 EDK入门范例,适合初学者-xilinx nexys3 EDK
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-17
    • 文件大小:336.58kb
    • 提供者:汪伟
  1. Nexys3_BSB_Support_v_2_4

    0下载:
  2. xilinx FPGA 15个免费IP Core-xilinx FPGA IP Core
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-10
    • 文件大小:2.26mb
    • 提供者:汪伟
  1. dds

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  2. DDS电路的 VHDL设计,主要累加器和相位/幅度转换两部分组成。-Circuit design of DDS VHDL, main accumulators and phase/range conversion two parts.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-04
    • 文件大小:10.27kb
    • 提供者:zhangchen
  1. jiao-tong-deng

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  2. 用vhdl语言编写的交通灯程序,分主干道和支干道-Traffic lights program written in vhdl language , sub- main roads and branch roads。
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-30
    • 文件大小:910byte
    • 提供者:丫丫
  1. HE

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  2. thuat toan fft so do tinh fft pipeline that kho hieu
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-24
    • 文件大小:190.27kb
    • 提供者:tuan anh
  1. RIT2008051_Quicksort.tar

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  2. QuickSort with single pivot.and QuickSort with Double Pivot.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-13
    • 文件大小:1.7kb
    • 提供者:bhanu
  1. quartus2

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  2. quartus2 的使用方法,为广大的vhdl初学者提供零距离的现场指导.-Quartus2 use method, for the majority of VHDL provide beginners the zero distance instruction.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-13
    • 文件大小:2.96mb
    • 提供者:杨子孑
  1. 38

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  2. 3-8译码器的vhdl源程序,设置了3个输入端s1,s2,s3-3-8 decoder vhdl source code
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-08
    • 文件大小:960byte
    • 提供者:李龙飞
  1. alu

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  2. Verilog,PIC系列ALU设计,加法、减法、逻辑运算,二进制调整-Verilog,PIC ALU Design ADD SUB XOR AND
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-10
    • 文件大小:1.46kb
    • 提供者:yueweijie
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