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  1. data_check_hand_in

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  2. 一个基于状态机的8位码流检测实现,Verilog语言,在ISE 10.1环境下编译通过。-A state machine-based 8-bit code stream detection to achieve, Verilog language, the ISE 10.1 environment compile.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-05
    • 文件大小:72.01kb
    • 提供者:李长
  1. Xlinx_CAM

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  2. Xilinx提供的CAM文档,包含设计小规模的CAM的Verilog源代码,以及相应的说明文档。xapp201为综述性文档。-Xilinx provides the CAM documentation, including design of small-scale CAM, Verilog source code, and the corresponding documentation. xapp201 review of the document.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-02
    • 文件大小:585.75kb
    • 提供者:caomeideweidao
  1. div_clk_01

    0下载:
  2. Simple D flip flip with D, clock, and Q.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-14
    • 文件大小:4.07kb
    • 提供者:Zaman Tushar
  1. uCore_120rel_vhdl_f

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  2. uCore architecture (VHDL and Forth sources). MicroCore s top priority is simplicity and understandability. MicroCore is rooted in the Forth language but it is not confined to execute Forth programs – it is a pretty good general purpose processor an
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-27
    • 文件大小:692.4kb
    • 提供者:Jack
  1. A_VGA_display_controller

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  2. 详细介绍了VGA图像的驱动原理、时序参数,也给出了实现时序的HDL代码-Detail driving principle of the VGA image, timing parameters, but also to achieve given the timing of the HDL code
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-30
    • 文件大小:74.17kb
    • 提供者:方伟
  1. FPGA_Drive_VGA

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  2. 介绍了VGA图形的显示原理及时序参数,并给出了FPGA产生时序驱动VGA的Verilog例程,适合初学者研读!-Introduced the principle of VGA graphics display and timing parameters, and generate timing-driven FPGA gives the VGA' s Verilog routines read suitable for beginners!
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-08
    • 文件大小:242.41kb
    • 提供者:方伟
  1. source

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  2. 本源码是 基于VERILOG的SDRAM的开发与实现 并能实现 刷新,预充电,突发长度为8字节等功能 已验证,可用-The source is based on the SDRAM VERILOG development and implementation and to achieve refresh, precharge, a burst length of 8 bytes and other functions have been verified, the available
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-04
    • 文件大小:9.1kb
    • 提供者:zhao
  1. fifo_syn

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  2. 本源码是用VERILOG实现FIFO的读取,并在实验板上已经验证可以使用-This source is used to achieve FIFO read VERILOG, and the board has been verified in experiments using
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-02
    • 文件大小:19.09kb
    • 提供者:zhao
  1. CPU

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  2. 基于32位MIPS流水线CPU,由自己独立完成,-Pipelined 32-bit MIPS-based CPU, by themselves independently,
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-25
    • 文件大小:7.97mb
    • 提供者:张朋
  1. ImplementationofHighSpeedUpDownConversionFIRFilter

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  2. 为了对FPGA 的资源占用量最小,以便实现 片上系统(SoC)设计,充分利用了上下变频过程中I,Q 数据流的特点,仅用一套滤波器运算单元分时复用对I,Q 滤波,同时详细研究了滤波器的转置结构和位平面结构对FPGA资源占用量的差别。-Benefiting from the characteristics of I and Q data streams in the converter。 one set of computation units is multiplexed to fil
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-07
    • 文件大小:168.09kb
    • 提供者:cslbetter
  1. jiyuxianxfzmdymqyj

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  2. 基于VHDL的线性分组码编译码器设计-jiyuVHDLdexianxinfzm
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-29
    • 文件大小:204.39kb
    • 提供者:吴崇禧
  1. EXP12_VGA_img

    0下载:
  2. vga显示图片 读ROM中的数据 通过vga显示在显示器上-vga_color
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-16
    • 文件大小:38.42kb
    • 提供者:杨兔艳
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