资源列表
Logicsynthesis
- 台湾的介绍逻辑综合的相当有价值的ppt资料-describe the steps of logic synthesis
SDRAM
- 对SDRAM通信协议进行了介绍，而且比较详细，还包含了ALTERA的部分芯片-some information and descr iption about SDRAM
SATA
- sata标准很好的资料,以及介绍其当前的应用还有使用的注意事项-excellent information and descripiton of SATA protocol
AlteraFPGA_CPLD1
- Altera FPGA_CPLD设计 基础篇[1]\AlteraFPGA_CPLD1-Altera FPGA_CPLD Design Basics [1] \ AlteraFPGA_CPLD1
nios_dds
- 采用Altera的NIOS内核，配合独立的累加器，实现了正弦波，三角波，锯齿波和方波的DDS产生电路，系统时钟最高可达120MHz，配合高速DAC，可产生最高约40MHz左右的波形-Using Altera' s NIOS core, with a separate accumulator, to achieve a sine wave, triangle wave, sawtooth and square wave generation circuit DDS system clock
awgn
- 高斯白噪声的VHDL实现。伪随机序列只能输出均匀噪声，需要打乱相关性。-awgn in vhdl
udcounter.v
- this program is for 8 bit up counter
music
- 自己做的音乐播放器 VHDL的 慢慢听 梁山伯与祝英台-Make their own music player to listen to VHDL' s slowly Butterfly Lovers
FFT
- 在其他的地方看到的关于FFT的学习资料，可以借鉴一下的-it is a introduction about FFT
ENCODE_8B_10B
- 8B-10B编码，Verilog代码，通过编译，仿真，代码规范，清晰-8B-10B code, Verilog code, through the compilation, simulation, code specifications, clear
UART_TRANSMITTER
- UART接收，使用三段式编程，非常规范，可以通过编译-UART receive, use three-step program, very standardized
carLightsMealy
- carlights example with mealy based vhdl good for study