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- 液晶显示屏显示汉字“年”的驱动程序VHDL-nian VHDL
algorithmos
- High Performance FFT transform Decomposition
game_russia
- sopc 俄罗斯方块 SOPC -eluosi sopc fpgaeluosi sopc fpgaeluosi sopc fpga
Verilog_HDLNIOSII-with-the-code
- Verilog_HDL/NIOSII 超级教程(文字版,内含经典代码，可复制)-Verilog_HDL/NIOSII super course (text version, the code can be replicated)
My_DES3
- a triple-DES (Data Encryption Standard) hardware descr iption in verilog-HDL with testbench
7483and7485
- 4位全加器7483和4位比较器7485实现一位8421BCD码全加器-Four full adder 7483, and four comparator 7485 a 8421BCD code full adder
JK_flip_flop
- verilog编程的JK触发器，可以用modelsim进行仿真，附有测试程序-JK flip-flop
trafficlight
- 基于VHDL的十字路*通灯控制系统设计与实现,定时器模块由25S、5S、20S三个定时器组成，分别确定相应信号灯亮的时间。三个定时器采用以秒脉冲为时钟的计数器实现。eg、ey、er分别是三个定时器的工作使能信号，tm25、tm5、tm20是三个定时器的计数结束指示信号。 控制模块是对系统工作状态的转换进行控制，根据交通规则可得系统状态转换情况。ar、ay、ag br、by、bg分别表示由控制器输出的A道和B道的红、黄、绿信号灯亮的时间；eg、ey、er分别表示由控制器输出的控制25S、5S
compare
- 检测两个数是否相等，可用modelsim编程，其中包含测试程序-compare A and B,if equal ,output equal one
half_clk
- 将clk信号进行二分频，输出频率为其一半的信号-divide
seqdet
- 在一段给定序列中找出给定的序列，并输出高电平-Identify a given sequence
sort4
- 将给出的数据进行由大到小排列，其中附有modelsim仿真程序-Descending arrangement of the data given