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tongyong
- 通用寄存器组中有1个写入端口，当DRWr=1时，在时钟clk的上升沿将数据总线上的数据写入DR[1..0]指定的寄存器。-General-purpose register group has a write port, when DRWr = 1 when the clk rising edge of the clock on the data bus write data DR [1 .. 0] specify the register.
dianzichen
- 应用VHDL语言编写的电子秤程序，并且使用压力传感器-Applications written in VHDL, electronic scale program, and use the pressure sensor
VHDL_JTD
- 设计任务要求 控制器部分的状态转移图和流程图；交通灯控制器：用于十字路口的交通灯控制器。实验要求： （1）东西方向各有一组红,黄,绿灯用于指挥交通，红，黄，绿的持续时间分别为25s,5s,20s 。 （2）当有紧急情况（如消防车）时，两个方向均为红灯亮，计时停止，当特殊情况结束后，控制器恢复原来状态，正常工作。 （3）两组数码管，以倒计时方式显示两个方向允许通行或禁止通行的时间。-Part of the design task requires the controller st
OneWireMaster
- 美信onewire总线IP core,带验证激励-MAXIM DS1WM Synthesizable 1-Wire Bus Master IP core.
CORDIC
- cordic 算法分析 以及实现，分析得很不错-cordic algorithm analysis and implementation, analysis is pretty good
Encoder
- VHDL Beispiel für Encoder
pci_postcode
- Postcode Anzeige für einen CPLD
AD0804
- AD0804的控制程序，有VHDL和verilog两个方式。还有AD0804的介绍，和状态机控制-AD0804 control program, there are two ways to VHDL and verilog. There AD0804 introduction, and the state machine control
fifo_config
- This the fifo made fot Xilinx, spartan 3-This is the fifo made fot Xilinx, spartan 3
simulace_edk
- simulation of source in edk
LIP1711CORE_system_gpio
- LIP1711 GPIO System Core Verilog source code
LIP1741CORE_dvd_fsm
- LIP1741 DVD FSM Verilog source code