资源列表
modelism-simulink
- Modelsim simulation elementary guidance -Modelsim simulation elementary guidance
SMT8UART1
- SMT8例子代码-来源于FWLIB SMT8UART1.rar-SMT8UART1.rar
MODELSIMFANGZHEN(xilinxISE)
- MODELSIM仿真(适合xilinx ISE).pdf，硬件开发，FPGA相关，学习学习-MODELSIM simulation (for xilinx ISE). Pdf, hardware development, FPGA-related, learning to learn
DVF
- 分频器设计,用vhdl语言进行描述，主要解决分频器-DVF
word
- 英文显示电路显示0到f 的十六进制计数器-English display circuit
Timer
- 数字电子时钟的设计 能够报时 调整 整点报时-The design of digital electronic clock to chime adjustment
yy
- 七人表决器当选举人大于或等于4时为通过，绿灯亮；反之不通过时，黄灯亮。描述时，只须检查每一个输入的状态（通过为“1”，不通过为“0”），并将这些状态值相加，判断状态值和即可选择输出。-Seven voting machines when voters is greater than or equal to 4 through the green light the other hand does not pass, the yellow light. Descr iption, just ch
sramright
- 控制SRAM的读写； 向SRAM中写入12个数据，这12个数据由助教随机给出； 当按下4×3键盘上的按键时，读出对应的数据，并显示在七段数码管上； SRAM为16位，用16进制表示为4位字符，对应4个七段数码管； -Control SRAM read and write write to the SRAM 12 data, the 12 random data is given by the TA when you press the 4 × 3 keys on the ke
Advanced-Digital-Design-with-the-Verilog-HDL-CODE.
- 《Verilog HDL高级数字系统设计》（Michael D. Ciletti著） Verilog HDL源代码-" Verilog HDL Advanced Digital System Design" (Michael D. Ciletti a) Verilog HDL source code
COUNT60
- 60位进制计数器 可将程序下载后进行60进制表现 并应用于电子表运算-60 binary counter can download the program and after the performance of 60 binary operations used in electronic form
CLock
- 电子时钟VHDL实现，包括调整时间，闹钟功能-Digitai clock based on FPGA in VHDl
Daul_Signal_output1
- 双通道信号发生器设计，可以产生方波、正弦波，三角波，并设计了DA-Dual channel Signal Generator