资源列表
lfsr_randgen
- 利用线性反馈移位寄存器产生伪随机数，在通信系统中应用-Using a linear feedback shift register to generate pseudorandom numbers, the application in a communication system
encoder
- 使用VHDL编写的光电编码器。并且在quartus软件进行仿真。最终下载在FPGA板上实现光电编码器的使用。-Optical encoder using VHDL written. And quartus software simulation. The final use of photoelectric encoder download FPGA board.
hoaphat28_4_2004
- Day la truong chinh cua tao, moi nguoi nho tham khao nhe.
atuoseller_design
- 自动售货机的设计,用用verilog语言设计对应的状态流程-veilog design of auto_seller
mux2to1
- --按下学习板的KEY1键和KEY2键，LED灯会显示状态 --KEY3作为选择器的开关； --1高电平选通a路信号也就是key1，；0低电平选通b路信号也就是key2-- Press the learning board KEY1 key and the KEY2 key, LED lantern display the state- KEY3 as selector switch - 1 high level gating a channel signal is key1 0 lo
decoder3_8
- -译码器输出是低电平有效。所以每一次只有一个低电平。 --KEY1键和KEY2键和KEY3键作为 A b C信号的输入。LED灯作为输出显示状态 --按键的默认状态是1 高电平 --当按键按下时 对应的I/O为低电平（0）， --为了得到不通的值，三个按键不按下时，都是111.表示7；三个按键都按下时,都是000.表示0-- The output of the decoder is active low. So every time only a low level.- KEY1 a
add
- --a0 a1 a2的输入我们用 k1 k2 k3 代替 --b0 b1 b2的输入我们用拨码开关代替。 --b0用拨码开关1输入，BMK1用杜邦线接24脚 --b1用拨码开关2输入，BMK2用杜邦线接25脚 --b2用拨码开关3输入，BMK3用杜邦线接26脚 --所以一开始数码管显示的是E.应为111加111就等于E(14) --数码管显示相加结果-- A0 a1 a2 input we use k1 k2 k3 instead the- b0 b1 b2 input,
sub
- --a0 a1 a2的输入我们用 k1 k2 k3 代替 --b0 b1 b2的输入我们用拨码开关代替。 --b0用拨码开关1输入，BMK1用杜邦线接24脚 --b1用拨码开关2输入，BMK2用杜邦线接25脚 --b2用拨码开关3输入，BMK3用杜邦线接26脚 --一开始数码管显示的是0.应为111-111就等于0 --数码管显示相减结果-- A0 a1 a2 input we use k1 k2 k3 instead the- b0 b1 b2 input, we us
mlt
- --a0 a1 的输入我们用 k1 k2 代替 --b0 b1 的输入我们用 k3 k4 代替 --一开始数码管显示的是9.应为(11)*(11)就等于9 --数码管显示相减结?-- A0 a1 input we use the k1 k2 instead- b0 b1 input with k3 k4 instead- a digital display is 9. (11)* (11) is equivalent to 9- digital display subtract
dff1
- --学习D触发器的原理 --按下学习板的KEY1键，LED灯会显示状态 --按下按键，对应的I/O是低电平。所以LED灯会亮?-- Learn the principles of the D flip-flop- Press the learning board of KEY1 key to display the status LED Lantern- press the button, the corresponding I/O is low. So LED lights?
div_f
- --学习分频原理，在LED上面显示出来。一亮一暗 --利用计数器分频，把50MHZ的频率变的更慢。我们眼睛可以分辨的出来。 --输出是1Hz-- Learning divider principle, above the LED display.- The use of counter divider light up a dark 50MHZ frequency becomes slower. Our eyes can distinguish.- Output is 1Hz
Xilinx-ISE-and-Modelsim
- 详细的Xilinx ISE与Modelsim联合仿真平台搭建流程及简单实例操作演示，图文并茂，对于平台的搭建具有很好的指导性-Detailed Xilinx ISE and Modelsim joint simulation platform build process and a simple instance of the operating demonstration, illustrated, and have a very good platform to build