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  1. taxi

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  2. verilog实现出租车计费功能,起步价、里程数、等待时间计算-Verilog taxi meter function, starting price, mileage, waiting time
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-11-29
    • 文件大小:441.16kb
    • 提供者:passerby9091
  1. VHDL_SPI

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  2. 很详细的SPI程序,VHDL代码写的。包含数据接收发送各部分代码。-SPI program, VHDL code written. Contain data transmission and reception of each part of the code.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-11-18
    • 文件大小:40.11kb
    • 提供者:瞿鑫
  1. cpld-urat-vhdl

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  2. 基于CPLD的VHDL UART代码,串行异步通信,含代码及仿真图-Based on the CPLD VHDL UART code, serial asynchronous communication, including code and simulation diagram
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-11-25
    • 文件大小:320.76kb
    • 提供者:瞿鑫
  1. 1024-FFT-VHDL

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  2. 1024点FFT的VHDL程序,含碟形图,旋转因子存储及产生代码,最后是VHDL整体设计,quartus ii编译环境-1024-point FFT VHDL program, including dish-shaped figure, twiddle factor , last VHDL overall design, Quartus ii compile environment
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-11-26
    • 文件大小:981.71kb
    • 提供者:瞿鑫
  1. P1

    0下载:
  2. I don t speak english. Sorry.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-12-01
    • 文件大小:401.75kb
    • 提供者:laura123456789
  1. verilogHDL

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  2. 本文主要介绍了Verilog HDL 语言的一些基本知识,目的是使初学者能够迅速掌握HDL 设计方法,初步了解并掌握Verilog HDL语言的基本要素,能够读懂简单的设计代码并能 够进行一些简单设计的Verilog HDL建模。-This paper describes some basic knowledge of the Verilog HDL language, so that beginners can quickly grasp the HDL design methods,
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-11-27
    • 文件大小:276.08kb
    • 提供者:miqiuso
  1. verilog-HDL--LCD-display-

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  2. 用verilog HDL 实现LCD显示-using verilog HDL to LCD display
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-10-31
    • 文件大小:2.04kb
    • 提供者:gx
  1. shuzipinlvji

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  2. 设计一个能测量方波信号的频率的频率计,测量的频率范围是0 999999Hz,结果用十进制数显示。 -Design a frequency meter measuring the frequency of the square wave signal, the measurement frequency range is 0 ~ In 999999Hz The results are shown in decimal.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-11-18
    • 文件大小:107.97kb
    • 提供者:miqiuso
  1. Carry_Select_Adder_Verilog

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  2. 进位选择加法器,verilog实现。包含3个TB。-Carry Select Adder. Verilog fulfilled. Three testbenches included.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-11-25
    • 文件大小:2.72kb
    • 提供者:张昊溢
  1. VeriRISC_CPU_Verilog

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  2. Verilog硬件描述语言实现VeriRISC CPU。模块包含:8位寄存器,5位计数器,32*8 RAM,8位ALU,MUX,顺序控制器,时钟生成器。包含TB。-This code is to model a VeriRISC CPU. It incorporates several modules: 8-bit register, 5-bit counter, 32 by 8 RAM, 8-bit ALU, scalable MUX, sequence controller, and clo
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-11-20
    • 文件大小:8.54kb
    • 提供者:张昊溢
  1. bch_dec

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  2. BCH编解码 Features : – allows to correct up to 2 errors. – supports 16/32/64/128 bit memories (typical memory word sizes). – operates on complete memory words in a single cycle. – pure combinational logic design-The double error correcting (DE
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-11-17
    • 文件大小:1.05mb
    • 提供者:luobing
  1. rs232

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  2. 串口传输,传输协议为RS232。RS-232C标准是美国EIA(电子工业联合会)与BELL等公司一起开发的1969年公布的通信协议。-Serial transmission, the transmission protocol for RS232. RS-232C standard communication protocol is developed with the EIA (Electronic Industries Association) BELL companies in the U
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-12-08
    • 文件大小:3.21kb
    • 提供者:陈恺
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