资源列表
DES_Verilog
- des加密算法verilog实现，包括模块定义，端口说明-des Encryption and decryption
DW8051
- dw8051 verilog 源代码，包括cpu的各个模块定义，实现。可综合IP软核-dw8051 verilog
digital_lock
- 数字密码锁verilog源代码，包括键盘输入，控制模块，和显示模块。-Digital code lock verilog
mea_word
- 自己编的处理器verilog源码，实现了8位处理器的功能，包含流水线-mcu verilog
Timer
- Verilog编写的多功能秒表，Quartus仿真及硬件测试通过。-Verilog prepared by the multi-function stopwatch, Quartus simulation and hardware testing through.
AESzuihou
- 在赛灵思软件ISE上实现的ＡＥＳ加解密算法，并且在ＭＯＤＥＬＳＩＭ上仿真。希望对你有所帮助-The Xilinx software ISE AES encryption and decryption algorithms, and simulation MODELSIM on. I hope for your help
Verilog-codes-for-common-use
- 包含了几乎所有常用的Verilog的代码，方便所有初学者学习-It includes most codes of Verilog for common use and it is convenient for green hands
verilog--serial-port-communication
- 自己看了很多材料以后，精心整理的串口通信实验原理和指导，在网上找了很多代码，大部分因为没有很好的注释，看起来很头疼，于是自己写了一份，附带详细的注释，在modelsim仿真器上已经得到验证，现在传上来，仅供参考。-verilog codes for serial port communication
FPGA-port_Verilog_HDL
- CY7C68013与FPGA接口的Verilog HDL实现，经过本人实验检验过的，-CY7C68013 and FPGA interface Verilog HDL realize the experiment after I test
Berlekampalgorithm_Verilog_hdl
- RS编码器是Reed Solomon编码器的简称，它是目前最有效、应用最广泛的差错控制编码方法之一。-The RS encoder Reed Solomon encoder referred, it is the most effective, the most widely used error control coding method one.
asynchronous-FIFO-verilog
- FIFO是英文First In First Out 的缩写，是一种先进先出的数据缓存器，他与普通存储器的区别是没有外部读写地址线，这样使用起来非常简单-FIFO is an abbreviation of the English First In First Out, is a first-in, first-out data buffer, the difference between him and ordinary memory is external read and write add
DECODER416
- 4-16 译码器（4 输入16 输出译码器）-4-16 decoder (4-bit input 16-bit output decoder)