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fdiv
- 频率计的一个模块，即分频器模块，提供的标准信号是48MHz 输出四个信号1Hz，10Hz， 100Hz，1KHz -Frequency of a module that divider module provides the standard signal 48MHz to output four signal of 1Hz, 10Hz, 100Hz, 1KHz
latch
- 频率计设计的一个模块，即锁存器，实现了对六位计数结果和溢出信号over的锁存功能 -Frequency meter design a module latch, the six count results and overflow signal over the latch function
final
- 频率计设计的各个模块连接的总程序，即把分频器、控制器、计数器、闸门控制、锁存器、显示器都连接起来，测试频率范围为：10Hz～100MHz 第一档：闸门时间为1S时，最大读数为999.999KHz 第二档：闸门时间为0.1S时，最大读数为9999.99KHz 第三档：闸门时间为0.01S时，最大读数为99999.9KHz。 用六位BCD七段数码管显示读数。-The various modules connected to the total program, frequency
lcd_verilog
- LCD显示模块的编码，可以FPGA的LCD显示屏上显示文字-LCD display module coding FPGA LCD screen to display text
08_Audio_demo
- 这是赛灵思在FPGA上连接声音设备的bit流文件（在Xilinx platform Studio上运行），还包括相关的说明文档-This is the connecting sound equipment on Xilinx FPGA bit stream files (running) on Xilinx platform Studio also includes related documentation
aes_verilog
- AES算法的Verilog实现，简单易懂-Verilog implementation of the AES algorithm, easy-to-understand
div_any
- 任意整数N分频器的verilog代码，N需要代码中进行设置-Any integer N divider verilog code N need to code set
05_UART_demo
- 该UART实例是很简单的EDK工程，在PLB总线上挂载了XPS-uartlite外围设备，作为串口的控制器，一般的EDK工程会将该IP作为基本外围设备来使用。包含bit流文件(在EDK上下载到FPGA上使用），和说明文档。-The UART instance EDK project is very simple and is mounted on the PLB bus the XPS-uartlite peripherals, general EDK works as a serial con
cpu-risc
- wb_switch，cpu设计，精简指令cup设计-wb_switch，opencore，risc cpu design。
wb_switch
- wb_switch，opencore，精简指令cpu设计-wb_switch，opencore，risc cpu design。
sw_leds
- 精简指令cpu设计，外扩电路设计，led开发板驱动-wb_sw_leds，opencore，risc cpu design。
display-seg
- 七段数码管驱动电路，fpga，seg7，altera开发板例子-risc-cpu design，seg7，fpga