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- ABOUT PARALLEL ADDER
music
- 设计并调试好一个能产生”梁祝”曲子的音乐发生器，并用EDA实验开发系统（拟采用的实验芯片的型号可选Altera的MAX7000系列的 EPM7128 CPLD ，FLEX10K系列的EPF10K10LC84-3 FPGA， ACEX1K系列的 EP1K30 FPGA，Xinlinx 的XC9500系列的XC95108 CPLD，Lattice的ispLSI1000系列的1032E CPLD）进行硬件验证。 设计思路 根据系统提供的时钟源引入一个12MHZ时钟的基准频率，对其进行各种分频
frequency
- 根据实验板上的晶振，按一定的数学关系分出自己想要的时钟频率。-Frequency principle
code
- cpu的主要功能部件verilog简单代码-main features of cpu verilog simple code
FPGA_拉格朗日插值_IP
- fpga实现拉格朗日插值，本工程采用verilog语言实现，可直接使用
code_lagrange_interpolation
- 使用verilog实现拉格朗日插值，很有使用价值，有需要的可以参考一下-Use verilog to achieve Lagrange interpolation, very useful value, there is a need to refer to
I2C_Slave
- 这是iic Slave模式的源代码，可用于嵌入式FPGA，挂载在PLB总线上-This is iic Slave mode, the source code for embedded FPGA, mounted on the PLB bus
pgvhdl55
- documennt word vhdl spwm
Traffic-controller-code
- code for stepper motter controller.
i2c_7111_7128
- vhdl,用i2c控制philips的7111和7128-vhdl, and the i2c control philips 7111 and 7128
VHDL_code_forth-CPU
- this is amazing code for a forth processor-this is amazing code for a forth processor
qam2FSK
- 基于VHDL的16QAM调制和2FSK程序。-The 16QAM modulation based on VHDL program is divided into N blocks