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  1. dataroad

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  2. VHDL数据通路实验,内容包括:总线通信的基本原则;设备寻址的过程;掌握总线分时复用的方法;掌握多个部件数据通信时数据通路建立过程与控制信号和时序信号的关系。 -VHDL datapath experiments, including: basic principles bus communication Device Addressing process master bus time-multiplexing method grasp the multiple components
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-08
    • 文件大小:572.02kb
    • 提供者:Toby
  1. text9

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  2. 数字电路实验:计数器。使用小规模集成器件设计计数器的;使用中规模集成器件设计计数器的;Verilog HDL对计数器的建模-Digital circuit experiment: Counter. The use of small-scale integrated device design counter Use medium-scale integrated devices designed to counter Verilog HDL modeling counter
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-02
    • 文件大小:619.4kb
    • 提供者:Toby
  1. keyscanverilogCX

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  2. 这里有完整的verilog按键消抖程序(经过验证的),有图有真相,本程序是依据特权老师的程序自行改编的,由于按键消抖仿真时间较长,这里是假定16个时钟周期便于仿真。内有详细说明!我在网络上目前只能查找到程序,却找不到仿真程序和解说配套的资料,本文件彻底填补了这一空缺,对于初学者很有帮助!
  3. 所属分类:VHDL编程

  1. key

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  2. 应用verilog语言实现4*3按键输入显示在数码管上。-Application verilog language 4* 3 key input on the digital display.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-10
    • 文件大小:798byte
    • 提供者:陈超帅
  1. fenpin

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  2. 这是一个二进制的最简单分频器,是一个简短的fpga代码,用verilog书写-This is the most simple of a binary frequency divider, the fpga is a short code, written in verilog
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-08
    • 文件大小:353.43kb
    • 提供者:燕归梁
  1. CRC-CCITT_3c120

    0下载:
  2. EP3C120硬件下的NIOSii运行,经过测试ok,CRC校验源码。-A table-driven implementation of CRC-CCITT checksums.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-08
    • 文件大小:2.19kb
    • 提供者:李栋
  1. dma-NIOSii_3c120

    0下载:
  2. EP3C120芯片上运行的DMA方式程序,经过验证ok。适合NIOSii代码修改或移植。-program for EP3C120 DMA process.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-13
    • 文件大小:1.74kb
    • 提供者:李栋
  1. CPU

    0下载:
  2. 4位精简指令集的cpu设计,是数字电路与逻辑的课程设计,对于学习微处理器和数字电路的同学还是很有帮助的-4 RISC cpu design, digital circuit and logic of curriculum design, microprocessors and digital circuits for learning or helpful for students
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-15
    • 文件大小:3.85mb
    • 提供者:lu
  1. DDS4.mdl

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  2. DDS(快速正交调制)生成正弦波形,利用相位累加字进行累加,查找查找表内容输出正弦数据,在通信领域应用很多,我采用的是matlab的simulink进行前期仿真-DDS (fast quadrature modulation) to generate sine wave, the use of the word to accumulate phase accumulation, content output sine lookup table lookup data in many applic
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-04
    • 文件大小:11.63kb
    • 提供者:lu
  1. digtal-experiment

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  2. 8位计算器的设计,可以实现有效数字为8位的有理数的加减乘除运算,同时运用状态机,可以实现连续计算功能-8 calculator is designed to achieve an effective figure of eight of the rational number arithmetic operations, while the use of state machines, can achieve continuous computing
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-06-13
    • 文件大小:19.57mb
    • 提供者:lu
  1. SP3AN_Rotary_Push_Button

    0下载:
  2. xilinx Spartan-3A_3AN下编码旋钮借口函数在microblaze下的设计,c语言代码-xilinx Spartan-3A_3AN coded knob under the pretext function microblaze design, c language code
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-25
    • 文件大小:8.07mb
    • 提供者:刘文刀
  1. pro_2

    0下载:
  2. 简单CPU设计。使用Verilog语言,比较简单易懂。-simple CPU
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-15
    • 文件大小:8.35kb
    • 提供者:汪雪飞
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