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  1. Micro8a-14oct02

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  2. Micro8a - 一个简单的 8 位 VHDL CPU 核源代码-Micro8a- A Simple 8 bit VHDL CPU source code
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-16
    • 文件大小:61.16kb
    • 提供者:阿斯顿
  1. -led_seg7

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  2. 数码管显示代码。希望数码管显示什么数字,只需要给数码管段选口送去相应译码信号。-Digital display code. What hope digital display digital, just give digital tube segment selector sent to the corresponding port decoded signal.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-13
    • 文件大小:1.83kb
    • 提供者:cuixiao
  1. Verilog

    0下载:
  2. 基于Quartus2的Verilog实例详解-Detailed examples of Verilog-based Quartus2
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-02
    • 文件大小:804.14kb
    • 提供者:huang
  1. mux16

    0下载:
  2. 利用FPGA时序逻辑设计16位乘法器。利用时序逻辑设计可以使整体设计具备流水线结构-Sequential logic design using FPGA multiplier 16. Sequential logic design allows the use of the overall design with pipeline structure
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-08
    • 文件大小:1.87kb
    • 提供者:cuixiao
  1. vga_dis

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  2. 该代码设计在VGA显示器上显示背景蓝色,中央绿色边框和粉色矩形。-The code is designed to display on a VGA monitor background blue, central green border and pink rectangle.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-13
    • 文件大小:1.83kb
    • 提供者:cuixiao
  1. my_uart_rx

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  2. 该代码实现监测是否有数据接收,若接收到数据,则将数据返回给发送方。-Monitor whether the code data is received, if the received data, the data is returned to the sender.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-13
    • 文件大小:2.21kb
    • 提供者:cuixiao
  1. ps2_key

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  2. 实现通过PS/2接收键盘的数据,然后将输入的大写字母转化成ASCII,通过串口传送给PC机。-Achieved through the PS/2 keyboard to receive data, and then enter the uppercase letters into ASCII, transferred to the PC via the serial port.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-13
    • 文件大小:1.58kb
    • 提供者:cuixiao
  1. dianzishizhong

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  2. vhdl语言编写实现的数字电子钟程序代码-vhdl language code to achieve the electronic clock
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-10
    • 文件大小:989byte
    • 提供者:ll
  1. ANALYSIS-OF-FULL-ADDER

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  2. DEscr iptION OF FULL ADDER
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-14
    • 文件大小:3.22kb
    • 提供者:nirali
  1. ANALYSIS-OF-ALL-GATES

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  2. ANALYSIS OF ALL GATE-ANALYSIS OF ALL GATESS
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-14
    • 文件大小:3.47kb
    • 提供者:nirali
  1. D-FLIP-FLOP

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  2. ANALYSIS OF D-FLIPFLOPS
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-23
    • 文件大小:32.69kb
    • 提供者:nirali
  1. decoder

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  2. DETAILED ANALYSIS OF DECODER
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-26
    • 文件大小:70.62kb
    • 提供者:nirali
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