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  1. ARM7

    0下载:
  2. ARM核精装教课书 详细介绍了armv7核-ARM teachers book
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-21
    • 文件大小:5.82mb
    • 提供者:刘瀚珅
  1. DDS

    0下载:
  2. 一个基于FPGA的DDS,可以实现正弦波的频率控制-An FPGA-based DDS, sine wave frequency control can be achieved
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-23
    • 文件大小:6.58mb
    • 提供者:彭泽之
  1. spiip

    0下载:
  2. 一个quartus的SPI接口的IP核-A quartus SPI interface IP core ...........................
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2014-09-26
    • 文件大小:6.58mb
    • 提供者:彭泽之
  1. Baker code

    0下载:
  2. This is a project to create a baker code, used in radar signal processing.
  3. 所属分类:VHDL编程

    • 发布日期:2014-03-10
    • 文件大小:1.87mb
    • 提供者:lawanhi
  1. signal_gen

    0下载:
  2. 用于产生RGB信号,经常用于测试,非常经典-generate RGB signal,classically
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-14
    • 文件大小:2.54kb
    • 提供者:huangguilin
  1. Digital-Clock

    0下载:
  2. 1.具有‘时’、‘分’、‘秒’、‘毫秒’的数码管十进制数字显示。 2. 具有手动校时、校分的功能。 3.具有定时与闹钟功能,能在设定的时间使LED灯亮光。 4.能进行整点报时。即从59分50秒起,每隔2秒钟绿色LED灯点亮一次,连续5次,最后一次红色LED灯点亮一次,表明到达整点。 5、具有秒表功能,能显示1 秒,手动停止。 6、具有倒计时功能,显示小时、分钟、秒。 -1. With ' when' , ' points' , ' secon
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-13
    • 文件大小:2.18kb
    • 提供者:wang
  1. clock-switch

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  2. 自己编写的异步转同步的时钟切换,系统可以在两个时钟源之间切换运行。并附带仿真模型-I have written to synchronize asynchronous transfer clock switch, the system can be switched to run between two clock sources.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-19
    • 文件大小:5.2mb
    • 提供者:朱晖
  1. fsm

    0下载:
  2. 有限状态机的一种实现框架,更健壮,更易于表达。-An implementation framework of finite state machines, more robust and easier to express.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-28
    • 文件大小:316.75kb
    • 提供者:yyd
  1. ADD

    0下载:
  2. 含异步清零和同步时钟使能的4位加法计数器的设计-Synchronization with asynchronous clear and clock enable the addition of four counter design
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-06
    • 文件大小:1.09mb
    • 提供者:张琳
  1. clock

    0下载:
  2. 秒表,含24进制时钟和60进制的分钟和秒钟-Stopwatch, clock with 24 hex and 60 hex minutes and seconds
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-25
    • 文件大小:261.56kb
    • 提供者:张琳
  1. SIN

    0下载:
  2. 用状态机对DAC0832电路实现控制SIN函数发生器-DAC0832 state machine for controlling SIN function generator circuit implementation
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-08
    • 文件大小:1.84mb
    • 提供者:张琳
  1. DMA

    0下载:
  2. DMA方式A/D采样控制电路设计,输出数据-DMA mode A/D sampling control circuit design, output data
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-17
    • 文件大小:207.59kb
    • 提供者:张琳
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